在便携式仪器设备中，往往要求其数据收集体系不只具有速度快、精度高的特色，并且还要求其具有供电电压低、体积小以及功耗小等特性。ADS8320是 Burr-Brown公司出产的逐次迫临式串行16位微功耗CMOS型高速A/D转化器，它的线性度为±0.05%，作业电源在2.7V～5.25V规模内，采样频率最高可达100kHz；在2.7V供电和100kHz采样速率下，其功耗仅为1.8mW，而在10kHz低速采样时的功耗仅为0.3mW；在非转化状况时可处于封闭形式，此刻功耗可低至100μW；ADS8320具有同步串行SPI/SSI接口，因此占用微处理器的端口较少；其差动输入信号规模为500mV～VCC（作业电源）；选用8引脚MSOP小体积封装。以上特色使ADS8320十分适用于便携式电池供电体系中。
1 内部结构及引脚摆放
ADS8320的内部结构如图1所示，它由采样/坚持放大器、D/A转化器、比较器、移位寄存器、操控逻辑电路、串行接口电路等组成。其管脚摆放如图2所示。各引脚的功用如下：
●VREF为外接参阅电压输入端；
●+IN、-IN为外接差动模仿信号输入端；
●+Vcc、GND为供电电源接入端；
●CS/SHDN为片选/关断操控端；
●DCLOCK为时钟输入端；
●DOUT为A/D转化的数字成果串行输出端。
2 作业时序
ADS8320与微处理器或其它数字体系选用同步3线串行接口进行通讯，其作业时序如图3所示。
当CS/SHDN 端从高电平变为低电平（下降沿）时，芯片的整个转化和数据传输进程被初始化，DCLOCK端的开始4.5～5个时钟脉冲用于对输入模仿信号的采样，此刻 DOUT端处于高阻态；在随后的DCLOCK下降沿，DOUT端将输出一个可持续一个脉冲周期的低电平信号，以作为即将输出A/D转化成果的标志；紧接着在16个DCLOCK的操控下，从最高位（MSB）到最低位（LSB）顺次由DOUT输出16位转化成果。
DCLOCK信号的下降沿可用来操控A/D转化成果在DOUT端的同步传输，大多数接纳体系对DOUT端转化成果数字位流的收集在DCLOCK的上升沿进行。
当16 位转化结构传输完毕后，若CS/SHDN端仍为低电平且DCLOCK端有操控脉冲，那么在DOUT端持续输出转化成果，但此刻是由最低位（LSB）到最高位（MSB）顺次输出，直到当最高位输出呈现重复使DOUT端变成高阻态停止。即一次转化数据最多输出两次，一次从高位到低位，一次从低位到高位。一般情况下，当16位转化成果输出完毕后，置位或去掉DCLOCK脉冲，可使成果仅输出一次。
当CS/SHDN端接高电平（下降沿）时，ADS8320在关断形式下低功耗作业，只有当CS/SHDN端从高电平变为低电平常，芯片方可从头初始化而进行另一次A/D转化。
3 与单片机的典型接口规划
图4 以MCS-51系列单片机为例，给出了ADS8320与微处理的典型衔接图。ADS8320选用单电源Vcc（2.7V～5.25V）供电，外接参阅电源直接由供电电源来供给，此刻模仿输入的最大规模为Vcc。串行接口的外部时钟DCLOCK及芯片的片选信号由单片机的P1.0口操控发生，转化成果由 P1.2读取。
在其它使用中，外接参阅电源可在 500mV～Vcc之间挑选，这一起决议了外接模仿电压的最大规模。可是过低的参阅电压尽管可进步A/D转化的灵敏度且下降体系的抗搅扰功能，一起需求衔接更洁净的低噪声电源，并且因为温漂、增益误差等原因也下降了A/D转化的线性度。如选用+5V参阅电源，则内部噪声搅扰的典型值为1.5LSB；而选用 +500mV参阅电源时的内部噪声搅扰典型值为15LSB。
外部接入时钟DCLOCK的频率能够在24kHz～2.4MHz之间改变，别离对应于1kHz和100kHz的A/D转化速率。该电路对外接时钟的占空比没有特色要求，而只需高、低电平的持续时刻大于200ns即可。
外接模仿信号从+IN、-IN端差动输入以及CS/SHDN的下降沿使转化初始化后，它的前五个时钟脉冲为采样周期，这时差动输入信号被内部电容采样。而在转化进程中，+IN、-IN端与内部电路断开衔接。为了确保转化的线性度，-IN端的电平即不能低于GND-100mV，也能高于GND+1V。+IN端的电平应确保在（GND-100mV）至（Vcc+100mV）之间。
A/D转化的数字成果将在DCLOCK端的操控下由DOUT端接连输出。假如DOUT端平常处于高阻态，则转化完毕后首先呈现低电平的标志位，随后输出从最高位到最低位的16位转化成果。
下面以MCS-51系列单片机为例，给出ADS8320与单片机接口的详细程序：
CS EQU P1.0
DOUT EQU P1.1
DCLOCK EQU P1.2
……
CONV：CLR CS
WAIT：ACALL DELAY
CLR DCLOCK
ACALL DELAY
SETB DCLOCK ；在DCLOCK端发生脉冲
MOV C，DOUT ；在DCLOCK上升沿采样
JC WAIT ；输出D OUT非零则等候
MOV R7， 16 ；读取16位转化成果
READ：CLR DCLOCK
ACALL DELAY
SETB DCLOCK ：在DCLOCK端发生脉冲
MOV C，DOUT ；在DCLOCK上升沿采样
RLC R0 ；低8位移入R0
RCL R1 ；高8位移入R1
ACALL DELAY
DJNZ R7，READ ；直到读完16位
OVER：SETB CS ；转化和读数完毕，进入关断形式
……
在上面的程序中，DELAY为延时子程序，用于决议DCLOCK端时钟脉冲的高、低电平持续时刻，能够依据单片机晶振频率即指令履行时刻以及A/D转化频率凹凸的要求详细确认延时时刻的长短，以确认操控脉冲的频率。转化子程序CONV履行后将进行一次模仿信号采样和A/D转化，并将16位转化成果以高位在前、低位在后的次序读入R1和R0寄存器。
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