第一章 简介
Verilog HDL是一种硬件描绘言语，用于从算法级、门级到开关级的多种笼统规划层次的数字体系建模。被建模的数字体系目标的杂乱性可以介于简略的门和完好的电子数字体系之间。数字体系可以按层次描绘，并可在相同描绘中显式地进行时序建模。
Verilog HDL 言语具有下述描绘才能：规划的行为特性、规划的数据流特性、规划的结构组成以及包含呼应监控和规划验证方面的时延和波形发生机制。所有这些都运用同一种建模言语。此外，Verilog HDL言语供给了编程言语接口，经过该接口可以在模仿、验证期间从规划外部拜访规划，包含模仿的详细操控和运转。
Verilog HDL言语不只界说了语法，并且对每个语法结构都界说了明晰的模仿、仿真语义。因而，用这种言语编写的模型可以运用Verilog仿真器进行验证。言语从C编程言语中承继了多种操作符和结构。Verilog HDL供给了扩展的建模才能，其间许多扩展开始很难了解。可是，Verilog HDL言语的中心子集十分易于学习和运用，这对大多数建模运用来说现已满足。当然,完好的硬件描绘言语足以对从最杂乱的芯片到完好的电子体系进行描绘。
Verilog HDL言语开始是于1983年由Gateway Design AutomaTIon公司为其模仿器产品开发的硬件建模言语。那时它仅仅一种专用言语。因为他们的模仿、仿真器产品的广泛运用，Verilog HDL 作为一种便于运用且有用的言语逐步为很多规划者所承受。在一次尽力添加言语普及性的活动中，Verilog HDL言语于1990年被面向大众范畴。 Open Verilog InternaTIonal （OVI）是促进Verilog开展的国际性安排。1992年， OVI决议致力于推行Verilog OVI规范成为IEEE规范。这一尽力最终获得成功，Verilog 言语于1995年成为IEEE规范，称为IEEE Std 1364－1995。完好的规范在Verilog硬件描绘言语参考手册中有详细描绘。
首要才能
下面列出的是Verilog硬件描绘言语的首要才能：
* 根本逻辑门，例如and、or和nand等都内置在言语中。
* 用户界说原语（UDP）创立的灵活性。用户界说的原语既可所以组合逻辑原语，也可所以时序逻辑原语。
* 开关级根本结构模型，例如pmos 和nmos等也被内置在言语中。
* 供给显式言语结构指定规划中的端口到端口的时延及途径时延和规划的时序查看。
* 可采用三种不同方法或混合方法对规划建模。这些方法包含：行为描绘方法—运用进程化结构建模；数据流方法—运用接连赋值句子方法建模；结构化方法—运用门和模块实例句子描绘建模。
* Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表明构件间的物理连线，而寄存器类型表明笼统的数据存储元件。
* 可以描绘层次规划，可运用模块实例结构描绘任何层次。
* 规划的规划可所以恣意的；言语不对规划的规划（巨细）施加任何约束。
* Verilog HDL不再是某些公司的专有言语而是IEEE规范。
* 人和机器都可阅览Verilog 言语，因而它可作为EDA的东西和规划者之间的交互言语。
* Verilog HDL言语的描绘才能可以经过运用编程言语接口（PLI）机制进一步扩展。PLI是答应外部函数拜访Verilog 模块内信息、答应规划者与模仿器交互的例程调集。
* 规划可以在多个层次上加以描绘，从开关级、门级、寄存器传送级（RTL）到算法级，包含进程和行列级。
* 可以运用内置开关级原语在开关级对规划完好建模。
* 同一言语可用于生成模仿鼓励和指定测验的验证约束条件，例如输入值的指定。
* Verilog HDL 可以监控模仿验证的履行，即模仿验证履行进程中规划的值可以被监控和显现。这些值也可以用于与期望值比较，在不匹配的状况下，打印陈述音讯。
* 在行为级描绘中，Verilog HDL不只可以在RTL级上进行规划描绘，并且可以在体系结构级描绘及其算法级行为上进行规划描绘。
* 可以运用门和模块实例化句子在结构级进行结构描绘。
* Verilog HDL 的混合方法建模才能，即在一个规划中每个模块均可以在不同规划层次上建模。
* Verilog HDL 还具有内置逻辑函数，例如（按位与）和|（按位或）。
* 对高档编程言语结构，例如条件句子、状况句子和循环句子，言语中都可以运用。
* 可以显式地对并发和守时进行建模。
* 供给强有力的文件读写才能。
* 言语在特定状况下对错确定性的，即在不同的模仿器上模型可以发生不同的成果；例如，事情行列上的事情次序在规范中没有界说。
习题
1. Verilog HDL 是在哪一年初次被IEEE规范化的？
2. Verilog HDL支撑哪三种根本描绘方法？
3. 可以运用Verilog HDL描绘一个规划的时序吗？
4. 言语中的什么特性可以用于描绘参数化规划？
5. 可以运用Verilog HDL 编写测验验证程序吗？
6. Verilog HDL 是由哪个公司最早开发的？
7. Verilog HDL中的两类首要数据类型什么？
8. UDP代表什么？
9. 写出两个开关级根本门的称号。
10. 写出两个根本逻辑门的称号。
