时钟是广泛用于核算机、通讯、消费电子产品的元器材，包含晶体振荡器和锁相环
，首要用于体系收发数据的同步和锁存。假如时钟信号抵达接纳端时颤动较大，或许呈现：并行总线中数据信号的树立和坚持时刻余量不行、串行信号接纳端误码率高、体系不稳定等现象，因而时钟颤动的丈量与剖析十分重要。
时钟颤动的分类与界说
时钟颤动一般分为时刻距离差错（Time Interval Error，简称TIE），周期颤动（Period Jitter）和相邻周期颤动（cycle to cycle jitter）三种颤动。
TIE又称为phase jitter，是信号在电平转化时，其边缘与抱负时刻方位的偏移量。抱负时刻方位能够从待测验时钟中康复，或来自于其他参阅时钟。Period Jitter是多个周期内对时钟周期的改变进行核算与丈量的成果。Cycle to cycle jitter是时钟相邻周期的周期差值进行核算与丈量的成果。
关于每一种时钟颤动进行核算和丈量，能够得到其颤动的峰峰值和RMS值（有效值），峰峰值是一切样本中的颤动的最大值减去最小值，而RMS值是一切样本核算后的标准差错。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的核算办法。
时钟颤动的运用规模
在三种时钟颤动中，在不同的运用规模需求要点丈量与剖析某类时钟颤动。TIE颤动是最常用的颤动目标，在许多芯片的数据手册上一般都规则了时钟TIE颤动的要求。关于串行收发器的参阅时钟，一般丈量其TIE颤动。如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参阅时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）供给时钟。当参阅时钟颤动减小时，TX输出的串行数据的颤动随之减小，因而，需求丈量该参阅时钟的TIE颤动。别的，用于射频电路的时钟一般也需丈量其TIE颤动（相位颤动）。
在并行总线体系中，一般要点如在一起时钟总线（common clock bus）中（如图3所示），完好的数据传输需求两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接纳芯片中，在一个时钟周期内让数据从发送端传送到接纳端，当发送端到接纳端传输推迟（flight time）过大时，数据的树立时刻不行，传输推迟过小时，数据的坚持时刻不行；同理，当这一个时钟的周期值偏大时，坚持时刻不行；周期值偏小时，树立时刻不行。可见，时钟周期的改变直接影响树立坚持时刻，需求丈量period jitter和cycle to cycle jitter。关于一起时钟总线的时序剖析的具体解说，请参阅Stephen H. Hall、Garrett W. Hall和James A. McCall写的信号完好性剖析书本：《High-Speed Digital System Design》。
别的一种常见的并行电路－源同步总线（Source Synchronous bus），一般也要点丈量period jitter和cycle to cycle jitter。比方DDR2就归于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum标准中界说了时钟的颤动测验包含周期颤动和相邻周期颤动，别离如表格1中tJIT(per)和tJIT(cc)，此外，还需求丈量N-Cycle jitter，即N个周期的相邻周期颤动，比方表格1中tERR(2per)是接连2个周期的周期值与下2个周期的周期值的时刻差，tERR(3per)是3个周期组合的相邻周期颤动，依此类推。
时钟颤动的来历和分化
时钟的颤动能够分为随机颤动（Random Jitter，简称Rj）和固有颤动（Deterministic jitter），随机颤动的来历为热噪声、Shot Noise和Flick Noise，与电子器材和半导体器材的电子和空穴特性有关，比方ECL工艺的PLL比TTL和CMOS工艺的PLL有更小的随机颤动；固定颤动的来历为：开关电源噪声、串扰、电磁搅扰等等，与电路的规划有关，能够经过优化规划来改进，比方挑选适宜的电源滤波计划、合理的PCB布局和布线。
和串行数据的颤动分化很类似，时钟的颤动能够分为Dj和Rj。但不同的是，时钟的固有颤动中一般只要周期性颤动（Pj），不包含码间搅扰（ISI）。当时钟的上下边缘都用来锁存数据时占空比时钟（DCD）计入固有颤动，不然不算固有颤动。
时钟颤动丈量办法
在上个世纪90年代，颤动的丈量办法十分简略,示波器触发到时钟的一个上升沿，运用余辉形式，丈量下一个上升沿余辉在断定电平上（一般为起伏的50％）的水平宽度。丈量水平宽度有两种办法。
第一种运用游标丈量波形边缘余辉的宽度，如下图4所示。因为像素差错或屏幕分辨率(量化差错)会下降精度，并且引入了触发颤动，所以这种办法差错较大。 
第二种运用直方图，对边缘余辉的水平方向进行直方图核算，如下图5所示。丈量直方图的最左面到最右边的距离即为颤动的峰峰值（168皮秒）。这种办法的缺陷是：引入了示波器的触发颤动；一次只丈量一个周期，测验功率低，某些呈现频率低的颤动在短时刻内不能丈量到。
跟着测验仪器技能的开展与前进，现在，示波器的颤动剖析软件不再是丈量一两个周期波形后剖析颤动，而是一次丈量多个接连比特位，核算与核算一切比特位的颤动，丈量的数据量十分大、功率十分高。如下图6所示为某50MHz时钟的Period颤动测验，示波器的颤动测验软件能够一次丈量一切周期的周期值，核算出颤动的峰峰值与有效值。
将已丈量的每个周期的颤动值做直方图，能够核算大数据量的颤动的峰峰值和RMS值，如下图7所示为某时钟周期颤动的直方图剖析，样本数量为103k个i，周期颤动的峰峰值为80.45皮秒，周期颤动的RMS值为9.25皮秒。
相位噪声与TIE颤动
在一些时钟芯片的数据手册上规则了相位噪声（phase noise）的目标要求，相噪能够理解为TIE颤动在频域的表达方式，一般是运用某些频谱仪或相噪测验仪丈量出来的，单位一般为dBc/Hz，比方某频率为1MHz的晶振的相噪为：
-145dBc/Hz @100Hz -160dBc/Hz @1kHz -165dBc/Hz @10kHz
如图8所示为该时钟的频谱，在频点fc+100Hz 的功率与fc频点（即时钟频率）的功率的比值取对数后为-145dB，在频点fc+1kHz的功率与时钟频率的功率之比为-160dB，在频点fc+10kHz的功率与时钟频率的功率之比为-165dB。在安装了相噪剖析软件的频谱仪（或许相噪仪）上，经过对图8的暗影部分的求面积后进行简略运算，能够得到该时钟从100Hz到10kHz的TIE的RMS颤动值。关于某些精准的晶振，在某频段内的RMS颤动能够小于几百fs。因为实时示波器的颤动噪声基底大约在2ps左右，关于这类晶振的颤动测验，无法运用实时示波器的丈量到，有必要运用频谱仪或相噪仪丈量。关于相位噪声与TIE颤动的换算，能够参阅相噪测验仪厂商的技能图8：时钟的频谱与相噪文档。
时钟颤动的剖析
在时钟颤动丈量时，能够在三个域剖析颤动，即在时域剖析颤动追寻（jitter track/trend）、在频域调查颤动的频谱、在核算域剖析颤动的直方图。如下图9所示，左上角的F2为某100MHz时钟，P1是时钟的TIE参数丈量；右上角的F3是TIE颤动的直方图，直方图不是高斯分布，可见时钟存在固有颤动。
左下角的F4为TIE track（即TIE颤动随时刻改变的趋势），从TIE Track中能够看到周期性的改变趋势；右下角的F5是F4的FFT运算，即颤动的频谱，频谱的峰值频率为515kHz，阐明该时钟的周期性颤动（Pj）的首要来历为515kHz，找到频点后，能够查找电路板上主频或谐波为该频率的芯片和PCB走线，进一步调试与剖析。
