宽带每秒数千兆个样本(GSPS)模数转换器(ADC) 为高速收集体系带来很多功用优势。这些ADC在高采样率和输入带宽下供给较宽的可见频谱。但是，有些状况需求宽带前端，有些则要求能够滤波并调谐为较窄的频带。
当运用只需求较窄带时，用ADC采样、处理和传送宽带频谱自身就低效，并且还耗能。当数据链路占用赛灵思FPGA中的很多高速收发器，只为在后续处理中对宽 带数据进行抽取和滤波时，就会发生不必要的体系担负。赛灵思FPGA收发器资源能够得到更好的分配，以接纳所需的低带宽并引导来自多个ADC的数据。可在 FPGA的多相滤波器组信道器中针对频分复用(FDM) 运用进行额定滤波。
高功用GSPS ADC现将数字下变频(DDC)功用在信号链中进一步进步，以使其坐落根据赛灵思FPGA的规划解决计划的ADC之中。该计划为高速体系架构师供给了多种 新的规划挑选。但是，因为该功用对ADC来说相对比较生疏，因而工程师或许就DDC模块在GSPS ADC中的运转存在一些规划相关问题。让咱们理清一些最常见的问题，以便规划人员能够更有信心肠运用这种新技术。
为了充沛取得DDC的功用优势，规划中还要包括滤波器-混频器组件以作为抽取的弥补。
什么是抽取？
最简略的界说，抽取便是只调查ADC输出样本中具有周期性的子部分，而疏忽其他部分。成果便是经过下采样来有用下降ADC采样率。例如，ADC的M抽取形式只输出第M批样本中的第一个，放弃之间的全部其他样本。对每个M的倍数，重复该办法。
样本抽取自身只能有用减小ADC采样率，并相应地作为低通滤波器。假如没有频率改换和数字滤波，抽取只会在频域中将基波的谐波以及其他杂散信号彼此叠加。
DDC的效果是什么？
已然抽取自身无法阻挠频带外信号的叠加，那么DDC是怎么做到的？
为 了充沛取得DDC的功用优势，规划有必要包括滤波器-混频器组件作为抽取功用的弥补。数字滤波能从狭义上的频带（由抽取比率设定）中有用消除带外噪声。 DDC的典型数字滤波器完成计划是一个有限脉冲响应(FIR) 滤波器。因为没有反应，这种滤波器只与曩昔的输入有关。滤波器的通带应匹配抽取后的转换器有用频谱。
DDC滤波器应该多宽？
DDC的抽取比率一般根据整数因数，即2的幂次方（2, 4, 8, 16等）。不过，抽取比率实践上可所以根据DDC架构的恣意比率，包括小数抽取。关于小数抽取的状况，在抽取前一般需求一个插值核算模块来完成有理分数比率。
图1 – 选用低通滤波器和NCO的频率改换可在所需频率下有用完成带通滤波器。频率规划能保证不想要的谐波、尖刺和图画落在频带以外。
图2 – 抽取比率为8的DDC能让赛灵思Artix-7的16 GTP 6.6Gbps收发器支撑八个ADC，每个都经过两条JESD204B通道传送抽取后的I/Q数据，反之只能支撑两个ADC，每个经过八条通道输出完好带宽。
理 想状况下，数字滤波器应精确匹配抽取频率带宽并滤去频带以外的全部搅扰。但是，实践的有用滤波器带宽无法精确匹配抽取比率的整个带宽。因而，滤波器带宽将 是抽取频率的必定百分比，例如85%或90%。举例来说，抽取因数为8的滤波器的有用带宽实践上或许是采样率除以10或fs/10。DDC滤波级有必要具有 较低的通带纹波和较强的阻带混叠按捺才能。
频率是固定的吗？
下个问题是DDC滤波器的频率是固定的，仍是能进行调谐并会集于某个所需的特定频带。
我 们现已评论了DDC的抽取和滤波级。不过，只要在所需频率处于从DC开端的滤波器通带之内时才有含义。假如不是这样，咱们需求采纳办法将滤波器调谐到不同 的频谱部分以调查有用信号。可运用数控振荡器(NCO)在第一个或第二个奈奎斯特区域内调谐窄带。NCO用来将滤波器频带调和谐混合到宽带频谱的不同部分 （图1）。
数字操控字供给采样率的小数分频器，频率安置分辩率由数字操控字中所运用的位数来设定，可完成对有用频带的混合。操控字具有相应 的调谐规模和分辩率，以便将滤波器放在所需的方位。典型的NCO操控字或许多达48位分辩率，跨过采样频率的两个奈奎斯特频带，这对大多数运用来说满足 了。
NCO带有一个混频器。该器材作业方式很像模仿正交混频器，可将NCO频率作为本地振荡器，以履行对实在、杂乱输入信号的下变频。
滤波器紧跟在频率改换级后边。在所需的载波频带向下调谐到DC今后，滤波器就能有用下降采样率，一起能有用按捺在调谐后的有用带宽周围由接近的无用载波发生的混叠现象。
单个8抽取DDC能够使赛灵思Artix-7 FPGA体系可支撑的ADC数量进步至四倍。
将 输入信号经过混频降至基带时，因为过滤了负像，因而会呈现6 dB的信号丢失。NCO还会额定发生一个小的插入损耗。因而，降频至基带后的输入信号总损耗一般略高于6 dB。NCO答应将输入频谱调谐至DC，这样便可由后续的滤波器模块进行有用滤波，以避免混叠。DDC还或许包括独立操控的数字增益级。增益级让体系实 现+6 dB或更高的增益，以在输出位数的整个规模内会集信号的动态规模。
处理器间中止
选用ADC样本抽取后便无需向信号链下流发送终究会被放弃的无用信息。因为这类数据被滤除，因而下降了ADC后端所需的输出数据带宽。这个削减数被I/Q输出数据量的添加所抵消。例如，具有I和Q数据的16抽取滤波器会使宽带输出数据削减8倍。
数 据速率的最小化能削减ADC的JESD204B输出通道数量，然后下降体系布局的杂乱性。ADC输出带宽的减小有助于规划小型化体系，不然这是无法完成 的。例如，受体系功耗和尺度的约束，电路板只能运用一个FPGA，关于这种状况，体系所支撑的高速串行收发器数量会在不运用DDC时约束ADC的数量。
当 体系内只能调查到很窄的带宽时，ADC内的抽取有助于消除这种局限性。运用单个8抽取DDC可将ADC的输出带宽削减至两个输出数据通道，以让赛灵思 Artix®-7 FPGA体系支撑的ADC数量进步至四倍。关于这种状况，咱们运用Artix-7 FPGA 中现有的16GTP 收发器规划出选用DDC的八ADC结构（图2）。这样能更高效运用赛灵思FPGA资源，成为一组FDM通道的多通道数字接纳器。
DDC滤波器是否影响SNR和SFDR？
下一个需求研讨的问题是当DDC滤波器翻开和封闭时，信噪比(SNR)和无杂散动态规模(SFDR) 这两个模仿功用怎么改变。
因为转换器的宽带噪声被滤除并且只能调查到较窄的频谱，咱们应该看到信号功率与调查到的噪声之比更高。ADC的动态规模在滤波器的通带内应该更好。对宽带频谱进行抽取和滤波的固有优势在于运用DDC改进SNR。
DDC完成的数字滤波用来滤除较窄带以外的噪声。ADC的SNR核算有必要包括一个考虑被滤除噪声处理增益的滤波校对因子。运用完美数字滤波器，带宽每减小的2的幂次方，被滤除噪声引起的处理增益将会添加+3 dB：
抱负SNR（具有处理增益）=6.02*N + 1.76 dB + 10log10(fs/(2*BW))
运用DDC的一个显着优势是能够使基波信号的谐波落在所需频带的外面。经过恰当的频率规划，数字滤波能够避免谐波在窄DDC带宽内看到，然后进步体系的SFDR功用。
在只需求窄带的体系中，DDC经过滤掉宽带噪声来供给ADC处理增益。这样能进步有用带宽内的信噪比。另一个优势是，经过合理的频率规划，一般占主导的第二和第三次谐波会落到调谐后的有用带宽之外并被数字滤除。这能进步体系的SFDR。
采样定理指出谐波或其他高阶体系尖刺或许回折到每个奈奎斯特频带结尾的周围。这关于DDC相同适用，其第二或第三次无用谐波有或许回折到通带内并下降SFDR。因而，为了研讨这类采样问题，应该为DDC通带滤波器宽度和NCO调谐方位施行体系频率规划。
是否需求外部滤波器？
运用内部DDC的体系ADC也能够运用附加的模仿滤波器，就像没有DDC滤波时那样。关于宽带体系，DDC能够平缓ADC前端的滤波要求。
DDC中的数字滤波能分管一些作业，不然就要在前端放置严厉的避免混叠模仿滤波器。不过，宽频带前端能完成多种用处，可让DDC一起调查多个频带，或许运用NCO扫描有用的频带以找到改变的输入信号。
ADC能否供给多个DDC？
工程师考虑用FPGA完成内部数字下变频时提出的最终一个问题是，ADC是否只供给一个DDC。答案是否定的；事实上能够调查到多个频带。
就ADC中的多个DDC而言，每个都有自己的NCO，用来经过调谐将频带在奈奎斯特区域中分隔。这种办法能一起调查多个频带，并减小体系FPGA收发器和抽取模块负荷，以将它们分配给其他处理活动，例如针对FDM体系将多个ADC完成信道化。
高 速ADC现已具有满足的处理才能将DDC功用带入信号链。假如体系不需求运用宽频带奈奎斯特率ADC的完好带宽，则可经过DDC滤除不想要的数据和噪声。 这样能改进信号收集的SNR和SFDR。较低的带宽能下降FPGA收发器（例如Artix-7）的数据接口担负，并有助于规划更杂乱的信号收集体系。
