DRAM (动态随机拜访存储器)对规划人员特别具有吸引力，由于它供给了广泛的功用，用于各种计算机和嵌入式体系的存储体系规划中。本文归纳论述了DRAM 的概念，及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、LPDDR、GDDR。
DRAM
DRAM较其它内存类型的一个优势是它能够以IC(集成电路)上每个内存单元更少的电路完结。DRAM 的内存单元依据电容器上储存的电荷。典型的DRAM 单元运用一个电容器及一个或三个FET(场效应晶体管)制成。典型的SRAM (静态随机拜访内存)内存单元采纳六个FET 器材，下降了相同尺度时每个IC 的内存单元数量。与DRAM 比较，SRAM 运用起来更简洁，接口更简单，数据拜访时刻更快。
DRAM中心结构由多个内存单元组成，这些内存单元分红由行和列组成的两维阵列(参见图1)。拜访内存单元需求两步。先寻觅某个行的地址，然后在选定行中寻觅特定列的地址。换句话说，先在DRAM IC 内部读取整个行，然后列地址挑选DRAM IC I/O(输入/ 输出)针脚要读取或要写入该行的哪一列。
DRAM读取具有损坏性，也就是说，在读操作中会损坏内存单元行中的数据。因而，必需在该行上的读或写操作完毕时，把行数据写回到同一行中。这一操作称为预充电，是行上的最终一项操作。有必要完结这一操作之后，才干拜访新的行，这一操作称为封闭翻开的行。
对计算机内存拜访进行剖析后标明，内存拜访中最常用的类型是读取次序的内存地址。这是合理的，由于读取计算机指令一般要比数据读取或写入愈加常用。此外，大多数指令读取在内存中次序进行，直到产生到指令分支或跳到子例程。
图1. DRAMs 内存单元分红由行和列组成的两维阵列。
DRAM的一个行称为内存页面，一旦翻开行，您能够拜访该行中多个次序的或不同的列地址。这进步了内存拜访速度，下降了内存时延，由于在拜访同一个内存页面中的内存单元时，其不用把行地址从头发送给DRAM。成果，行地址是计算机的高阶地址位，列地址是低阶地址位。由于行地址和列地址在不同的时刻发送，因而行地址和列地址复用到相同的DRAM 针脚上，以下降封装针脚数量、本钱和尺度。一般来说，行地址尺度要大于列地址，由于运用的功率与列数有关。
前期的RAM具有操控信号，如RAS# (行地址挑选低有用)和CAS# (列地址挑选低有用)，挑选履行的行和列寻址操作。其它DRAM 操控信号包含用来挑选写入或读取操作的WE# (写发动低有用)、用来挑选DRAM的CS#(芯片挑选低有用)及OE# (输出发动低有用)。前期的DRAM具有异步操控信号，并有各种守时标准，涵盖了其次序和时刻联系，来确认DRAM 作业方式。
前期的DRAM读取周期有四个过程。第一步，RAS# 与地址总线上的行地址变低。第二步，CAS# 与地址总线上的列地址变低。第三步，OE#变低，读取数据出现在DQ 数据针脚上。在DQ 针脚上供给数据时，从第一步第三步的时刻称为时延。最终一步是RAS#, CAS# 和OE# 变高(不活动)，等候内部预充电操作在损坏性读取后完结行数据的康复作业。从第一步开端到最终一步完毕的时刻是内存周期时刻。上述信号的信号守时与边缘次序有关，是异步的。这些前期DRAM没有同步时钟操作。
DRAM 内存单元必需改写，避免丢掉数据内容。这要求丢掉电荷前改写%&&&&&%器。改写内存由内存操控器担任，改写时刻方针因不同DRAM内存而不同。内存操控器对行地址进行仅RAS# 循环，进行改写。在仅RAS# 循环完毕时，进行预充电操作，康复仅RAS# 循环中寻址的行数据。一般来说，内存操控器有一个行计数器，其次序生成仅RAS# 改写周期所需的一切行地址。
改写战略有两个(参见图2)。第一个战略内存操控器在改写周期突发中次序改写一切行，然后把内存操控回来处理器，以进行正常操作。在抵达最大改写时刻前，会产生下一个改写操作突发。第二个改写战略是内存操控器运用正常处理器内存操作隔行扫描改写周期。这种改写办法在最大改写时刻内翻开改写周期。
图2. DRAM 改写完结计划包含分布式改写和突发改写。
前期的DRAM 演进及完结了DRAM IC 上的改写计数器，处理次序生成的行地址。在DRAM %&&&&&% 内部，改写计数器是复用器输入，操控着内存阵列行地址。另一个复用器输入来自外部地址输入针脚的行地址。这个内部改写计数器不需求内存操控器中的外部改写计数器电路。部分DRAM 在RAS# 周期前支撑一个CAS#，以运用内部生成的行地址建议改写周期。
SDRAM
在接口到同步处理器时，DRAM 的异步操作带来了许多规划应战。
SDRAM (同步DRAM)是为把DRAM操作同步到计算机体系其余部分，而不需求依据CE# (芯片发动活动低)、RAS#、CAS#和WE#边缘转化次序界说一切内存操作方式而规划的。
SDRAM增加了时钟信号和内存指令的概念。内存指令的类型取决于SDRAM 时钟上升沿上的CE#, RAS#,CAS# 和WE# 信号状况。产品资料依据CE#, RAS#,CAS# 和WE# 信号状况，以表格方式描绘内存指令。
例如，Activate (激活)指令向SDRAM发送一个行地址，翻开内存的一个行(页面)。然后是一个Deselect (反选)指令序列，在对列地址发送Read 或Write 指令前满意守时要求。一旦运用Activate指令翻开内存的行(页面)，那么能够在内存的该行(页面)上运转多个Read和Write指令。要求Precharge(预充电)指令，封闭该行，然后才干翻开另一行。
表1. DDR SDRAM 数据速率和时钟速度。
DDR SDRAM
经过进步时钟速率、突发数据及每个时钟周期传送两个数据位(参见表1)，DDR (双倍数据速率) SDRAM 进步了内存数据速率功用。DDR SDRAM 在一条读取指令或一条写入指令中突发多个内存方位。读取内存操作必需发送一条Activate 指令，后边跟着一条Read 指令。内存在时拖延以每个时钟周期两个内存方位的数据速率应对由两个、四个或八个内存方位组成的突发。因而，从两个接连的时钟周期中读取四个内存方位，或把四个内存方位写入两个接连的时钟周期中。
DDR SDRAM 有多个内存条，供给多个隔行扫描的内存拜访，然后进步内存带宽。内存条是一个内存阵列，两个内存条是两个内存阵列，四个内存条是四个内存阵列，依此类推(参见图3)。四个内存条要求两个位用于内存条地址(BA0 和BA1)。
图3. DDR SDRAM中多个内存条进步了拜访灵敏性，改进了功用。
例如，有四个内存条的DDR SDRAM的作业方式如下。首要，Activate指令在第一个内存条中翻开一行。第二个Activate指令在第二个内存条中翻开一行。现在，能够把Read 或Write 指令的恣意组合发送到翻开行的第一个内存条或第二个内存条。在内存条上的Read 和Write 操作完毕时，Precharge 指令封闭行，内存条对Activate 指令准备就绪，能够翻开一个新行。
留意，DDR SDRAM要求的功率与翻开行的内存条数量有关。翻开的行越多，要求的功率越高，行尺度越大，要求的功率越高。因而，对低功率运用，一次在每个内存条中只应翻开一行，而不是一次翻开行的多个内存条。
在内存条地址位连接到内存体系中的低阶地址位时，支撑隔行扫描接连内存条中的接连内存字。在内存条地址位连接到内存体系中的高阶地址时，接连内存字坐落同一个内存条中。
DDR2 SDRAM
DDR2 SDRAM 较DDR SDRAM 有多处改进。DDR2SDRAM时钟速率更高，然后进步了内存数据速率(参见表2)。跟着时钟速率进步，信号完整性对牢靠运转内存变得越来越重要。跟着时钟速率进步，电路板上的信号轨道变成传输线，在信号线结尾进行合理的布局和端接变得愈加重要。
地址、时钟和指令信号的端接相对简明，由于这些信号是单向的，并端接在电路板上。数据信号和数据选通是双向的。内存操控器中心在写入操作中驱动这些信号，DDR2 SDRAM在读取操作中驱动这些信号。多个DDR2 SDRAM 连接到同一个数据信号和数据选通上，进一步进步了复杂度。多个DDR2 SDRAM 能够坐落内存体系相同的DIMM上，也能够坐落内存体系不同的DIMM上。成果，数据和数据选通驱动器和接收机不断改变，详细取决于读取/ 写入操作及拜访的是哪个DDR2 SDRAM。
表2. DDR2 SDRAM 数据速率和时钟速度。
经过供给ODT (芯片内端接)，并供给ODT 信号，完结片内端接，并能够运用DDR2 SDRAM 扩展方式寄存器对片内端接值编程(75 欧姆、150 欧姆等等)，DDR2SDRAM 改进了信号完整性。
片内端接巨细和操作由内存操控器中心操控，与DDR2SDRAM DIMM 的方位及内存操作类型(读取或写入)有关。经过为数据有用窗口创立更大的眼图，进步电压余量、进步转化速率、下降过冲、下降ISI (码间搅扰)，ODT操作改进了信号完整性。
DDR2 SDRAM 在1.8V 上操作，下降了内存体系的功率，这一功率是DDR SDRAM 的2.5V 功率的72%。在某些完结计划中，行中的列数现已下降，在激活行进行读取或写入时下降了功率。
下降作业电压的另一个优势是下降了逻辑电压摆幅。在转化速率相一起，电压摆幅下降会进步逻辑转化速度，支撑更快的时钟速率。此外，数据选通能够编程为差分信号。运用差分数据选通信号下降了噪声、串扰、动态功耗和EMI (电磁搅扰)，进步了噪声余量。差分或单端数据选通操作装备有DDR2 SDRAM 扩展方式寄存器。
DDR2 SDRAM 引进的一种新功用是附加时延，它使得内存操控器中心能够在Activate指令后，更快地灵敏发送Read 和Write 指令。这优化了内存吞吐量，经过运用DDR2 SDRAM扩展方式寄存器对附加时延编程来装备。DDR2 SDRAM运用八个内存条，改进了1Gb和2GbDDR2 SDRAM 的数据带宽。经过隔行扫描不同的内存条操作，八个内存条进步了拜访大型内存D D R 2SDRAM的灵敏性。此外，对大型内存，DDR2 SDRAM支撑最多八个内存条的突发长度。
DDR3 SDRAM
DDR3 SDRAM 是一种功用演进版别，增强了SDRAM技能，它从800 Mb/s开端，这是大多数DDR2 SDRAM支撑的最高数据速率。DDR3 SDRAM支撑六档数据速率和时钟速度(参见表3)。DDR3-800/1066/1333SDRAM 于2007 年投入运用，DDR3-1600/1866SDRAM 则估计在2008 年投入运用，DDR3-2133SDRAM 则估计在2009 投入运用。
DDR3-1066 SDRAM的能耗低于DDR2-800 SDRAM，由于DDR3 SDRAM 的作业电压是1.5 V，是DDR2SDRAM 的83%，DDR2 SDRAM 的作业电压是1.8 伏。此外，DDR3 SDRAM数据DQ驱动器的阻抗是34欧姆，DDR2 SDRAM 的阻抗较低，是18 欧姆。
表3. 估计的DDR3 SDRAM 数据速率和时钟速度。
DDR3 SDRAM 将从512 Mb 内存开端，将来将发展到8 Gb 内存。与DDR2 SDRAM 相同，DDR3 SDRAM 数据输出装备包含x4、x8 和x16。DDR3 SDRAM 有8 个内存条，DDR2 SDRAM 则有4 个或8 个内存条，详细视内存巨细而定。
DDR2 和DDR3 SDRAM 都有4 个方式寄存器。DDR2 界说了前两个方式寄存器，另两个方式寄存器则预留给将来运用。DDR3运用悉数4个方式寄存器。一个重要差异是DDR2 方式寄存器规则了读出操作的CAS 时延，写入时延则是1减去方式寄存器读出时延设置。DDR3方式寄存器对CAS 读出时延和写入时延的设置是仅有的。
DDR3 SDRAM运用8n预取架构，在4个时钟周期中传送8 个数据字。DDR2 SDRAM 运用4n 预取架构，在2个时钟周期中传送4 个数据字。
DDR3 SDRAM 方式寄存器能够编程为支撑飞翔骤变，这会把传送8个数据字缩短到传送4个数据字，这在读出或写入指令期间把地址行12 设为低来完结。飞翔骤变在概念上与DDR2 和DDR3 SDRAM 中地址行10 的读出和写入主动预充电功用相似。
值得一提的另一个DDR3 SDRAM特点是差分的数据选通信号DQS，DDR2 SDRAM数据通信号则能够由方式寄存器编程为单端或差分。DDR3 SDRAM 还有一个新引脚，这个引脚为活动低异步RESET# 引脚，经过把SDRAM 置于已知状况，而不论当时状况怎么，改进体系稳定性。DDR3 SDRAM 运用的FBGA 封装类型与DDR2 SDRAM 相同。
DDR3 DIMM为DIMM上的指令、时钟和地址供给了端接。选用DDR2 DIMM 的内存体系端接主板上的指令、时钟和地址。DIMM上的DDR3 DIMM端接支撑飞翔拓扑，SDRAM 上的每个指令、时钟和地址引脚都连接到一条轨道上，然后这条轨道终结在DIMM的轨道端。这改进了信号完整性，其运转速度要快于DDR2 DIMM树型结构。
飞翔拓扑为内存操控器引进了新的DDR3 SDRAM写入电平功用，考虑了写入过程中时钟CK和数据选通信号DQS 之间的守时偏移。DDR3 DIMM 的首要不同于DDR2 DIMM，避免把过错的DIMM 刺进主板中。
DDR4 SDRAM
DDR4 SDRAM 现已拉开帷幕，估计将在2012 年发布。其方针是在1.2V 或以下的电源上运转这些新存储器芯片，一起完结每秒200 万以上的数据传送速度。
GDDR 和LPDDR
其它DDR变种，如GDDR (图形DDR)和LPDDR (低功率DDR)，在业界的位置也在不断进步。
GDDR是一种图形卡专用存储技能，现在规则的变种有四个：GDDR2、GDDR3、GDDR4 和GDDR5。GDDR的技能与传统DDR SDRAM 十分相似，但功率要求不同。其下降了功率要求，以简化冷却，供给更高功用的存储器模块。GDDR也是为更好地处理处理图形要求规划的。
LPDDR 选用166 MHz 时钟速率，在要求低功耗的便携式消费电子中正越来越盛行。LPDDR2 改进了动力功率，其作业电压最低1.2V，时钟速度为100 -533 MHz。
