相关测速是以随机进程的相关理论和信息理论为根底开展起来的，它的运用始于上世纪40年代，首要运用于军事上，然后逐步转移到科学研讨和民用上，现在已经在各个领域内得到日益广泛的运用。
虽然相关测速的运算量十分巨大，可是跟着EDA技能的高速开展，大规划可编程逻辑器材CPLD/FPGA的呈现，集成电路做得比曾经更快、规划更大。规划人员有很大的自由度去规划完成用处专注的集成化数字电路：在试验室里，在电脑体系前，现场规划、现场编程、现场装备、现场修正和现场验证，然后在现场完成数字体系的单片化规划和运用。这意味着无需更改电路，只需改写FPGA内部功用，整个体系即可完成新功用，即一个最小的芯片计划可以转化来履行多个功用，硬件的装备变得好像软件相同灵敏便利，而其速度和集成度，也跟着VLS工艺的开展而敏捷进步，这就为相关测速的实践运用供给了硬件渠道。只需找到适宜的算法并树立相应的硬件处理体系，运算速度和精度就能到达预期的要求。
1 体系硬件及相关算法的确认
本文测速的原理是：以CCD摄像头作为前端设备，将CCD摄像头所收集的图画信息送到FPGA中，由FPGA对其进行处理，并给出当时运转的速度。在满意速度上限的条件下，接连两次收集的图画必定有堆叠的部分。对接连两次的图画进行相关处理，就可以得到它们之间的方位联系，再结合采样间隔时刻，然后可以得出速度。
因为图画处理算法触及的运算量比较大，对体系的快速处理才能和大数据量的吞吐才能有严厉的要求，因而体系中的中心器材FPGA的挑选有必要遵从以下准则：（1）调试运用便利；（2）恰当的响应速度；（3）恰当够用的逻辑资源；（4）满意的输入输出（I/O）端口。
依据体系要求，本文选用Altera公司的超大规划可编程逻辑器材Cyclone II。Cyclone II系列FPGA是继Cyclone系列低本钱FPGA在商场上获得成功之后，Altera公司推出的更低本钱的FPGA。Altera选用相同的办法在尽可能小的裸片面积上构建了Cyclone II系列，扩展了低本钱FPGA的密度，最多达68 416个逻辑单元（LE）和1.1 Mbit的嵌入式存储器，然后可以在低本钱的FPGA上完成杂乱的数字体系。优异的性价比使CycloneII系列FPGA可以广泛地运用于轿车电子、消费电子、音/视频处理、通讯以及测验丈量等终端产品商场。
在测速体系的规划中，假定摄像头收集到的原始图巨细为1 280×1 024，为了确保收集的图画布景区域可以有显着的方针，比较抱负的状况是将模板区域获得越大越好，将方针悉数包含在内［5-6］。当查找区域巨细为m×m， 模板巨细为n×n时，归一化互相关算法所需的运算次数约为（5n2+9）×（m-n+1）2次，核算量巨大。假如选用512×512巨细的查找区域，模板选用32×32巨细，运算乘加次数近12亿次，硬件将无法供给满意的乘加器。假如选用128×128的查找区域和32×32的模板，图画的检索区域比较小，测速的规模会比较低，精度也会下降。归纳考虑摄像头收集图画的规模和精度，而且充分利用硬件所能供给的内部存储单元，本文将查找区域设定为256×256，模板巨细设定为32×32，如图1所示。
一起选用简化的互相关算法来完成相关匹配，所以挑选差的绝对值和相关法SAD（Sum of Absolute Difference）作相关核算。
2 测速体系的构成及规划
依据所需的功用，将体系划分为以下几个模块，别离加以完成。如图2所示。
（1）CCD摄像头数据收集模块
摄像头收集的数据需求有图画帧和消隐帧。当时帧是图画帧时，读入图画的行数据，读入1 280×1 024个数据后，列计数X_Cont和行计数Y_Cont归零。消隐帧时不输出。
（2）Raw to RGB紧缩模块
经过内部设置一个1 280×10 bit的FIFO，一起输出两行数据，经过输入的行计数和列计数模块的奇偶将原Byer格局的数据紧缩成RGB格局，4个点紧缩成一个点，图画巨细变成640×512。一起，经过内置的时钟计数模块将当时输出的RGB地点的队伍值输出，规模为640×512。
（3）处理流程1
M4K写入操控器：CCD时钟。经过当时输入的队伍坐标，确认触发布景M4K内存模块和模板M4K内存模块的写入使能。布景M4K巨细设为256×256×4 bit，模板M4K巨细设为32×32×4 bit。当该模块作业时，相关模块不作业，以避免未写完数据就做相关处理。
M4K模块：存放处理过的4 bit灰度数据，读写时钟分隔，有写使能位。
（4）处理流程2
SdRam接口：供给两个写端口和两个读端口，可一起处理。内部连接了PLL倍频器，将SDRam的处理速度倍增到100 MB，然后经过内部的读写和改写状态机操控读写。
VGA操控模块：由I2C操控生成行同步信息，并将读入的RGB数据经过系数处理送到解码器输出VGA图画。
测速模块：模板挑选的方位固定在图画的正中，即第192行192列开端的32×32巨细的数据，经过输入的（X，Y）坐标和（192，192）的差值得到像素的偏移量。然后经过实践的图画巨细和间隔的份额系数，乘以当时的处理频率，得到当时的物体移动速度。
为了核算偏移量和相对位移，有必要引进除法运算，而除法运算是经过许多移位寄存器和加法器构成的。运算极端耗时，且需求很多逻辑单元和查找表，对处理速度有很大影响。所以选取MegaWizard生成的除法器来削减所需的运算时刻。
最终，因为实践的数据均为16进制，为了满意显现的10进制坐标换算的需求，规划了16进制到10进制LED显现的转化模块，完成了速度的直观显现，如图3所示。
综上所述，经过模块化规划和归纳规划，在FPGA上完成了测速需求的功用规划。
本文对摄像头收集到的数据进行处理。选取图画正中的256×256个像素方位作为布景区域，其间的32×32个像素作为模板选取区域，经过前后两帧的相关得到模板在后一帧中的位移像素值。测速示意图如图4所示。
假如依照抱负的类似三角形判别，摄像头可以丈量的速度可以到达无限大。设布景区域长宽均为X cm，最大速度可以到达（X×（256－32）/256）/0.529 4＝1.9×0.875X cm/s，丈量精度为（X/256）/0.529 4=1.9×X/256。可是因为摄像头对光强的灵敏程度和方针的实践采样灰度受噪声的影响，以及受装置方位和与被测物体间隔的约束，实践丈量速度规模是有限的。在测验中选用的布景巨细为20 cm×20 cm，离检测面间隔30 cm左右，100 MHz作业频率，测速的最大值可到达（20×（256－32）/256）/0.529 4=33.056 cm/s。
整个测速体系可以依据实践运用状况设定参数来调整查找区域，具有很宽的测速规模。相对于传统的触摸式测速体系，克服了物体运动反常时丈量呈现的原理性差错；相对于非触摸的一维测速体系，克服了测速的单一性，可以丈量物体在各种运动方向上移动的速度。假如运用高性能FPGA进行多路并行的相关运算，调配高速高分辨率的摄像头，完全可以处理全图互相关算法处理的核算量巨大的问题，使测速的精度和速度得到进一步进步。这种测速方法具有的一系列长处，使其开展空间十分宽广，可以广泛运用到各个领域。
总归，本文研讨的依据FPGA的相关测速体系，可以完成非触摸式和高精度的丈量。其间，交融了信号收集与处理、逻辑器材FPGA和互相关技能等，具有学科穿插交融的特色。在各种传送带、纸板、热轧钢板、轿车和列车等运动物体的非触摸测速上具有较大的实践运用价值，为处理非触摸式运动物体测速问题供给了技能手段。
