在电子工程，资源勘探，仪器仪表等相关运用中，频率计是工程技能人员必不可少的丈量东西。频率丈量也是电子丈量技能中最根本最常见的丈量之一。不少物理量的丈量，如转速、振荡频率等的丈量都涉及到或能够转化为频率的丈量。现在，商场上有各种多功用、高精度、高频率的数字频率计，但价格不菲。为习惯实践作业的需求，本文在简述频率丈量的根本原理和办法的基础上，供给一种依据FPGA的数字频率计的规划和完结进程，本方案不光切实可行，而且具有本钱低价、细巧简便、便于带着等特色。
1 数字频率丈量原理和办法及本体系硬件结构
数字频率计是直接用十进制数字来显现被测信号频率的一种丈量设备。它不仅能够丈量正弦波、方波、三角波和尖脉冲信号的频率。而且还能够丈量它们的周期。数字频率计在丈量其他物理量如转速、振荡频率等方面也取得广泛运用。
1.1 数字频率的测频原理和办法
众所周知，所谓“频率”便是周期性信号在单位时刻（1s）内改动的次数。若在必定时刻距离T内测得这个周期性信号的重复改动次数N，则其频率可衰示为f=N/T 。
数字频率计测频率的原理框图可示如图1（a）。其间脉冲构成电路的作用是：将被测信号变成脉冲信号，其重复频率等于被测频率fx。时刻基准信号发生器供给规范的时刻脉冲信号、若其周期为1s。则门控电路的输出信号持续时刻亦精确地等于1s。闸口电路由规范秒信号进行操控，当秒信号来届时，闸口注册。被测脉冲信号通过闸口送到计数译码显现电路。秒信号结束时闸口封闭，计数器中止计数，各点的波形如图1（b）所示。因为计数器计得的脉冲数N是在1秒时刻内的累计数 所以被测频率fx=NHz。
现在，有三种常用的数字频率丈量办法：直接丈量法（以下称M法）、周期丈量法（以下称T法）和归纳丈量法（以下称M/T法）。M法是在给定的闸口时刻内丈量被测信号的脉冲个数，进行换算得出被测信号的频率。T法是通过丈量被测信号一个周期时刻计时信号的脉冲个数，然后换算出被测信号的频率。这两种丈量法的精度都与被测信号有关，因而它们归于非等精度丈量法。而M/T法设实践闸口时刻为t，被测信号周期数为Nx，则它通过丈量被测信号数个周期的时刻，然后换算得出被测信号的频率，克服了丈量精度对被测信号的依赖性。M/T法的中心思维是通过闸口信号与被测信号同步，将闸口时刻t操控为被测信号周期长度的整数倍。丈量时，先翻开预置闸口，当检测到被测闸口封闭时，规范信号并不当即中止计数，而是等检测到的被测信号脉冲抵达是才中止，完结被测信号的整数个周期的丈量。丈量的实践闸口时刻与预置闸口时刻或许不完全相同，但最大差值不超越被测信号的一个周期。
1.2 体系的硬件结构规划
本体系由脉冲输入电路、整形电路、中心操控电路（由FPGA构成）和输出显现电路组成，如图2所示。
操控的中心芯片是FPGA，它由两大功用模块组成：（1）频率计数模块，包含两个部分，选通时刻操控部分，可改动选通时刻;计数部分，依据选通时刻的长短对被测信号正脉冲进行计数;（2）扫描显现模块，对计数的成果进行扫描显现，然后完结整个测频率的进程。外围的电路相对简略，只要信号输入整形电路和数码管显现电路。
体系的作业原理是，被测信号经整形生成矩形波输入到操控中心芯片FPGA的计数模块，计数模块依据所供给的矩形波上升沿计数，计数时刻则由选通时刻操控部分决议，依据频率所在的规模来决议档位;将计数的成果给显现电路，通过扫描，在数码管上显现频率的巨细。
整形电路是将待测信号整形变成计数器所要求的脉冲信号。电路方式选用由555定时器所构成的施密特触发器。若待测信号为正弦波，输入整形电路，设置剖析为瞬态剖析，发动电路，其输入、输出波形如图1（b）所示。由图可见输出为方波，二者频率相同，频率计测得方波的频率即为正弦波的频率。
2 依据FPGA的体系规划
2.1 EDA技能和VHDL言语的特色
EDA（电子规划主动化）代表了当今电子规划技能的最新开展方向，它的根本特征是：规划人员依照“自顶向下”（Top Down）的规划办法，对整个体系进行方案规划和功用区分，体系的要害电路用一片或几片专用集成电路（ASIC）完结，然后选用硬件描绘言语（HDL）完结体系行为级规划，最终通过归纳器和适配器生成最终方针器材。FPGA能够通过软件编程对方针器材的结构和作业方式进行重构，能随时对规划进行调整，具有集成度高、结构灵敏、开发周期短、快速可靠性高级特色，数字规划在其间快速开展，运用这种技能可使规划进程大大简化。VHDL言语最大的特色是描绘才能极强，能够掩盖逻辑规划的许多范畴和层次，并支撑很多的硬件模型。其特色包含：
（1）规划技能完全，办法灵敏，支撑广泛;
（2）体系硬件描绘才能强;
（3）VHDL言语能够与工艺无关地进行编程;
（4）VHDL言语规范、规范，易于同享和重用。
2.2 体系规划
规划选用实验教学中常用的altera公司的FLEX10K10系列芯片，该芯片的反应时刻可达ns级，频率计的测频规模可为1Hz～999MHz。体系在统筹丈量精度和丈量反应时刻的基础上，完结了量程的主动转化，丈量能够全主动地进行。其操控和逻辑电路是依据quartus II和VHDL言语进行规划，外部电路适当简略。图3是本规划的顶层暗示图。规划主要由分频模块、操控模块、锁存模块等共七个模块组成。脉冲信号由fsin引脚输入到cntrl模块，由clr引脚和fdiv输出信号q一起决议fsin的有效性，并由cntd完结自习惯操控，当fsin的频率高出或低于某个量程，cntrl模块会依据详细的值挑选相应适宜的量程（本规划共有分为1~9999Hz、10~99.99kHz、100~999.9kHz、1M~999M等四个量程）。再经由lock锁存之后，由dspnum挑选详细的通路，由dspsel和disp完结动态扫描显现，扫描显现模块有dspsel操控七段数码管的片选信号，间锁存保存的BCD码数据动态扫描译码，以十进制方式显现。以上的各功用模块都是在FLEX10K10中，用VHDL予以完结的，较之以往的传统型电路更为简略，更易于完结频率计的小型化、微型化乃至芯片化规划。
顶层暗示图中的各模块用VHDL言语生成后，再生成图3所示的暗示图，经编译链接之后就能够下载到体系中。再在外部扩展信号收集和相应的数码显现电路，就能够完结一个相对简略的数字频率计。图4是体系的全体框图。
信号从被测信号输入处输入到波形整形电路后，通过FPGA算法处理，再由数字显现部分输出。在数字显现部分依据不同的档位，能够把相应的单位参加即可，人一档时单位为Hz，二档时为kHz，其他类推。
此外，在硬件电路规划时，应留意FPGA的接口部分，包含电平转化、规范CPU接口等等。比方FPGA器材的I/O电压不能到达TTL电平，则需求增加必要的电平转化芯片，即通常指的Transceiver。又如，驱动LED等功用的需求是常常遇到的，但FPGA器材的驱动才能不必定能够满足需求，因而供给驱动才能也是规划时需求考虑的问题之一。一起，时钟规划是FPGA规划的中心问题之一，时钟体系的不稳定和不合理，往往不能发挥器材的悉数功用和潜力，严峻时还会导致体系失利。关于多时钟、多速率体系，怎么做到大局同步规划、确保时延特性、到达规划速率等，对体系成功都是极为要害的。
本文在介绍了频率计的根本原理的基础上，论述了怎么依据FPGA规划和完结自习惯频率计的规划，而且给出了完好的规划进程，以及针对规划中应该留意的问题加以阐明。其外，假如运用更高频率的FPGA芯片，频率计的量程上限能够进一步的进步。
