中心导读： 选用分立元件或CPLD、FPGA 进行电源的信号发生和丈量的规划，会添加硬件规划杂乱程度，延伸开发周期。为了简化电源信号发生及丈量的硬件规划，缩短开发周期，本文提出一种依据DSP 的嵌入式操作渠道，选用DDS( 直接数字式频率组成器) 及乘法器矢量丈量技能的规划计划。该计划运用DSP 的高速运算才能，经过实时核算来完结分立元件或CPLD、FPGA 的硬件逻辑功用。试验成果表明该计划切实可行。
0 导言
电源的信号测控部分由DDS信号发生和信号丈量组成。DDS 在电源规划中的运用早已存在。在前期的DDS 规划中，硬件组成由计数器、触发器等多种多个分立逻辑元件组成; 而在呈现可编程逻辑器材CPLD、FPGA 后，DDS 的硬件构成简化了许多。电源的信号丈量，分为频率、幅值及相位的丈量。频率的丈量选用脉冲填充法; 幅值丈量则跟着A/D 转化器的采样速度及处理器速度的进步，由本来的有较大推迟的真有效值转化发展为周期实时采样核算;相位丈量则在幅值丈量的根底上，由本来的间相脉冲填充法发展为乘法器矢量丈量。
DSP 的高速处理才能，使其能够完结DDS 中的CPLD 或FPGA 及丈量电路中的模仿数字混合乘法器的功用，然后使电源的信号发生及丈量的硬件规划更简略。
1 规划计划
计划规划如图1 所示。DSP 以等时刻距离快速、接连读取扩展程序存储器中的波形数据，送入并行高速D/A，并行高速D/A 即可输出预设信号波形。
输出信号幅值的调整不如波形数据读取操作那么频频，且对操作完结时刻的长短、精度要求也不如波形数据读取高，所以挑选串行多通道D/A。这样既能够降低成本，又能够简化部分硬件规划。以N 个波形读取时刻距离为计时根底，DSP 经过并行高速A/D 对经信号处理后的被测信号进行接连采样，经过核算，可得出被测信号有效值及相位。
2 DDS 的DSP 完结
2. DDS 原理
DDS 是运用相位累加原理直接组成所需波形的一种频率组成技能，典型的DDS 模型由W 位相位累加器、移相加法器、波形存储器ROM 查找表( LUT) 、D/A 转化器( DAC) 以及低通滤波器( LPF) 构成。其间相位累加器由W 位加法器与W 位累加寄存器级联构成。
DDS 作业时，每来一个时钟脉冲p，加法器将相位步进值Δθ 与累加寄存器输出的累加相位数据相加，把相加后的成果送至累加寄存器的数据输入端。
累加寄存器将加法器在上一个时钟脉冲效果后所发生的新相位数据反应到加法器的输入端，以使加法器鄙人一个时钟脉冲的效果下持续与频率操控字相加。相位累加器输出的数据作为查表地址，从波形存储器( ROM) 中提取对应的波形抽样值( 二进制编码) ，送入D/A 转化器C 中。在相位累加器的数据输出规模0 ~ 2W – 1，与波形存储器中一个完好周期波形的地址，依照特定的函数联系对应起来的前提下，相位累加器的每次溢出，DDS 就相应的输出了一个周期的波形。因而，相位累加器的溢出频率便是DDS 输出的信号频率。由此可推导出DDS 输出的信号频率公式：
从公式( 1) 能够看出，在相位累加器宽度W 为定值、相位步进值Δθ 为1 时，可得出DDS 的最小输出频率，即DDS 的频率分辨率fr。因而，只需求调整相位步进值Δθ，就能够使DDS 的频率以fr的整数倍输出。
2. 2 DDS 作业形式挑选
依据公式能够看出，在相位累加器宽度W 为定值的前提下，DDS 的输出频率，取决于Δθ 和fclk。
Δθ 取值为DDS 的相位分辨率时，DDS 输出信号的每个周期由固定点数组成，此刻fout与fclk成比例联系，DDS 为调频形式; fclk为定值时，DDS 输出信号在单位时刻内由固定点数组成，此刻fout与Δθ 成比例联系，DDS 为调相形式。
调频形式，其要害点为选用锁相环技能对预置输出频率进行倍频[3 – 4]。与调相形式比较，调频形式不只要多出锁相环及相应倍频逻辑电路的规划，且在进行频率调整时，信号会有短时刻的失锁，形成输出信号的振动。因而，调相形式是本规划中DDS 的最佳挑选。
2. 3 DSP 完结DDS 的优势
无论是用分立逻辑器材仍是CPLD 或FPGA 规划DDS，其意图都是为了将相位累加器的累加、输出、波形数据查表等这些运算处理经过硬件电路高速完结。仅有的差异便是运用CPLD 或FPGA 规划DDS，能够将许多分立器材完结的逻辑电路，经过VHDL 等编程言语编程固化在单一芯片上，然后到达简化硬件电路规划意图。而选用DSP 规划DDS，则完全能够运用其高速运算才能，经过软件编程来完结相位累加器的累加、输出、波形数据查表等运算。因而，比较于选用CPLD 或FPGA，选用DSP规划DDS 更灵敏高效。
2. 4 依据DSP 的DDS 的参数规划
2. 4. 1 规范时钟脉冲fclk
的规划从公式( 1) 能够看出，在相位累加器宽度W 为定值、相位步进值Δθ 为1 时，可得出DDS 的最小输出频率，即DDS 的频率分辨率fr。因而，只需求调整相位步进值Δθ，就能够使DDS 的频率以fr的整数倍输出。
在P 足够多且每点波形数据分辨率与P 匹配的前提下，即可疏忽DDS 信号输出的高频谐波含量，然后省掉硬件规划中的滤波器环节，避免了由滤波器发生的相位偏移。当P = 10000 时，完全能够满意要求。如规划最大输出频率65Hz，可得fclk = 0. 65MHz。
fclk可运用DSP 计数器的中止发生。考虑到DSP 的作业频率均为MHz 的整数倍，所以fclk取值1MHz，愈加便于中止的精确发生。
2. 4. 2 相位累加器宽度W 的选取
P = 10000 时，W 取值27 即可满意规划频率调理细度≤0. 01Hz 的要求。但相位累加值θ 在DSP 中界说为4 字节的操作数，W 取值27 时，DSP 需对相位累加值进行上限判别处理后再提取波形数据，然后发生细微的波形畸变并添加必定的运算量。考虑到可运用操作数的天然溢出来削减DSP 的判别及运算操作，所以W 取值32。
2. 4. 3 周期波形点数P 的选取
因为DSP 中没有现成的除法指令，除法是靠被除数与除数之间的移位相减来完结的，选用该函数的算法将添加DSP 的运算量。因而，能够经过事先将P ÷ 2W 作为系数，削减求数组下标运算过程。但P ÷ 2W 可能为小数，假如取整核算，将使下标呈现跳动性改变，导致输出波形畸变增大。不取整核算时，如运用定点DSP，尽管价格便宜且运算速度较快，但会添加体系运算量。而运用浮点DSP，运算速度较慢且硬件费用会有相对进步。考虑到DSP 要进行多线程的使命作业，需求较快的运算速度，因而选用定点DSP，并对波形数据数组下标的算法进行进一步的改善。
