典型的体系级芯片(SoC)规划不只需求获取或开发IP，并且还需求完好的体系级验证和后端规划。现在，越来越多的SoC 规划师经过规划仿真来履行功用验证，以防止价值昂扬的ASIC 重复投片。
仿真的办法之一是挑选一种根据商用FPGA 的仿真渠道，以便在实际环境中验证SoC 的IP。像Altrabit Networks 公司这样的仿真渠道供货商能够从两方面协助规划师。一是经过根据FPGA 的原型验证SoC IP；二是答应他们并行开发根据实时操作体系(RTOS)的软件，从而使芯片规划工程师与固件工程师一前一后地作业，以取得希望的成果。
现在，抢先的FPGA 包含杂乱的IP，如预先被构建在FPGA 结构中的RISC 处理器、高速串行/解串器和DSP 模块等。此外，它们支撑多种高速I/O 接口以完成下一代总线接口，如PCI Express、HyperTransport、RapidIO 及联网和存储器接口。这些特性使得新一代PFGA成为完成根据FPGA 的SoC 解决计划或验证ASIC SoC 功用的抱负挑选。
需求考虑的一件事是新上市的杂乱FPGA 一般都比较贵重。因而，你有必要进行混合和匹配。例如，将高功用IP 整合在一个杂乱FPGA 中，而低速外设能够用一款更廉价的FPGA 来完成。这种办法比传统的高本钱仿真体系更经济，由于后者不只贵重，并且太杂乱，不便于运用。
对SoC 规划进行清楚的切割是规划师应当谨记的要害要素。比如CPU、存储器和高速逻辑等使命需求一个杂乱的FPGA，而低本钱的外设能够由更廉价的FPGA 来完成。假如将这两种FPGA 经过一条根据规范的外设总线来衔接，那么这种切割是明晰的。所谓规范外设总线是指在ARM CPU 中能够被用来完成AMBA 总线；在PowerPC 架构中又可用来完成片上外设总线(OPB)。当IP 频频改动时，只要包含此改变的FPGA 需求重新装备。
如图1 所示，Altrabit 的芯片验证仿真渠道包含2 款FPGA。其间，高速FPGA 包含硬核IP模块，如RISC 微处理器、高速串行/解串器和MAC/DSP 等；它还集成了高带宽外设，如DDR SDRAM 控制器、PCI-X、千兆位以太网 MAC、零总线翻转(ZBT)SRAM 等，以取得最高的功用。该FPGA 还包含桥接逻辑，用于将处理器总线转换成外设总线，如ARM 内核的AMBA 或PowerPC 架构的OPB。 
比如PCI 总线、USB、UART 及PCMCIA 等其它低速外设则由更廉价、更低密度且合适大批量出产的FPGA 完成。这种切割计划能够节约高速PFGA 的许多门资源，并把它们用于客户的定制逻辑。这个根据FPGA 的仿真渠道还供给了几个衔接器，以用于FPGA 装备、调试和扩展I/O(包含用于用户自定义IP 的LVDS 信号对)。例如，PCI Express 等新式的串行总线能够被完成，并且该接口能够被连至扩展衔接器，以从物理上完结总线。
在典型的SoC 规划中，由于混合信号的杂乱性问题，物理层(PHY)器材是无法集成的。所以，假如在FPGA 仿真渠道上能供给一系列物理层器材，那么SoC IP 验证将因而获益。不过，规划者有必要慎重保证物理层器材在比正常作业时低得多的速度下能正常作业。
这种FPGA 办法为规划者供给了适当的自由度和必需的灵活性，答应他们选用来自新思、明导资讯、Xilinx、Altera 等第三方供货商的IP，并在AS%&&&&&% 或FPGA 投入大批量出产之前，在同一硅片上混入他们自己规划的逻辑。
这增大了器材在第一次投片时经过验证的或许性。此外，规划师能取得额定的优点，即在打造芯片解决计划时能并行开发使用软件。
SoC 或许包含PowerPC、MIPS、ARM、Tensilica 或ARC 处理器；以及几个支撑2.5 Gbps的高速I/O 通道、DDR 存储器控制器、高功用PCI/PCI-X 总线和调试支撑功用(如JTAG 接
口)。
原型仿真渠道是SoC IP 验证的中心。经过答应在开发周期的前期编写固件/使用代码，它能够加速开发时刻，并防止屡次投片所要花费的时刻，包含后端规划、后芯片验证的时刻以及制作的交货时刻等。终究，它能将整个开发周期缩短一半。
对履行IP 验证的规划师和从事软件开发的嵌入式软件规划师而言，该渠道是低本钱的。它最招引规划师的当地在于这种硬件/软件开发工具的易用性和低本钱。此外，与其它办法比较，相似这样的一套完好开发渠道能协助规划师削减一半的验证时刻并保持最低的规划本钱。
作者：Ashraf Dawood
