该篇将剖析目标限定为一个DAC，其间的输出缓冲器在正常形式下被加电：零量程或中量程。文章将剖析一下DAC输出在高阻抗形式中被加电的状况。一起提出一个针对加电毛刺脉冲的数学模型，随后给出一个尽可能削减此毛刺脉冲的电路板级解决方案。
原理
图1：DAC8760高精度DAC输出级
这个剖析与没有加电毛刺脉冲削减 (POGR) 电路的DAC有关。榜首部排列出了影响加电毛刺脉冲的要素。当DAC在电源斜升期间加电至高阻抗形式时，这个加电毛刺脉冲也可被视为一个在DAC的电压输出 (VOUT) 引脚上逐渐累积构成的瞬态电荷。这个电荷积累是由电源引脚，经过芯片内部和外部的寄生电容，到VOUT 引脚的电容耦合构成的。需求留意的是，与加电毛刺脉冲比较(榜首部分)，这个毛刺脉冲本质上说是AC毛刺脉冲。因而，它的起伏取决于电源斜升时刻。在大多数多电源芯片中，数字电源和基准引脚有一个到VOUT 引脚比较弱的寄生途径。因而，这些引脚不是构成加电/断电毛刺脉冲
的主导原因。
图2：高精度DAC输出级模型
DAC输出级中的NFET/PFET晶体管的尺度要远远大于其它开关，这是因为这个输出级被规划用于特定的负载驱动。因而，这些FET的寄生电容要远高于其它片上组件的寄生电容。图1显现的是一个典型高精度DAC输出级 (DAC8760) 的简化图。在这个图中，假定输出级和芯片的数字内核别离具有独自的电源。反应节点上放置的二极管用来维护增益/断电网络中的晶体管。
数学剖析
如图所见，进入VOUT 引脚的首要寄生电容是VOUT 结合线、引线和输出FET的寄生电容的组合值。在这个假设下，DAC输出引脚可被建模为一个简略的电容分压器。图2中的经简化模型在反应节点和VREF/AGND之间运用2个二极管。因为这些二极管代表了一个FET(图1)，在今后的剖析中，这些二极管上的压降可被忽略不计。
被放置在反应节点与VREF/GND之间的反应电阻器 (RFB) 和FET约束了毛刺脉冲数量级的上限和下限。在这个条件下，可被观察到的最大加电/断电毛刺脉冲被约束在VREF和GND之间。
假定AVDD和AVSS的电源斜升时刻是相同的，咱们能够将这个毛刺脉冲 (VOUTGL) 分为两个区域：
在这里，VOUTGL 是毛刺脉冲的巨细，CPARP、CPARN 和CL 别离是寄生电容和负载电容。AVDD/AVSS = 电源，VREF = 基准电压，RL = VOUT 引脚上的负载，RFB = 芯片内的反应电阻器，而dt = 针对AVDD/AVSS电源的斜升时刻。
最大负加电/断电毛刺脉冲被约束在AGND的一个二极管压降之内。例如，CPARP 和CPARN 的典型值大约为150pF。运用单电源运行时，其间AVSS = 0V, AVDD = 15V, VREF = 5V, RL = 50 M, 以及dt = 70 msec，经核算，毛刺脉冲的起伏大约为1.5V。图3显现的是DAC8760器材在这些条件下，加电/断电毛刺脉冲的丈量曲线图。
尽可能削减加电/断电毛刺脉冲
图3：DAC8760 VOUT加电毛刺脉冲，无负载。
让咱们来深化研究一下尽可能削减加电/断电毛刺脉冲的一些办法。在方程式 (1) 和 (2) 中，咱们看到这些方程式中的某些项是常量。例如，寄生电容是器材寄生效应的函数。电源电压由运用需求决议。斜升时刻由电源规划确认。剩余的数据项只要相关于电源的负载阻抗和VREF的排序。这就构成了削减加电/断电毛刺脉冲的2个首要办法：电源排序与负载。
电源排序
图4：数据表技能标准示例
电源排序是指以特定的次序，用不同的电源为芯片加电/断电。关于DAC8760来说，因为加电/断电毛刺脉冲直接与VREF成份额，在AVDD/AVSS之后为VREF加电能够极大地削减这个毛刺脉冲。这个解决方案能够在对电源和基准电压进行独自操控时运用。
外部阻性负载
方程式 (1) 中的分母由一个电容数据项 (CPARP + CPARN + CL) 和一个电导数据项 (1/RL) 组成。这就构成了几个尽可能削减毛刺脉冲的办法：添加电容负载 (CL)、或许削减阻性负载 (RL)。添加电容负载会对整个体系的带宽发生晦气影响。它还会影响输出放大器的稳定性。因而，不主张运用这个办法来完成毛刺脉冲最小化。
相关于电容数据项，电导数据项 (1/RL) 关于毛刺脉冲会有更大影响。例如，针对CPARP 和CPARN 测得的电路板%&&&&&%值大约为150pF。在电阻负载 (RL) 为10k，典型斜升时刻为10ms时：
在挑选运用一个小值阻性负载时，方程式 (4) 能够将加电/断电毛刺脉冲数量级削减到mV以下等级。这会导致大电流流经输出缓冲器，从而使VOUT 精度技能标准降级，比如说偏移、增益、线性等。因而，要根据数据表技能标准来挑选VOUT 引脚上的阻性负载。例如，DAC8760数据表规则了负载为1k时的精度参数(图4)。
图5：DAC8760 VOUT加电毛刺脉冲 – RL = 500K
图5中制作的是阻性负载为500K，以及满意以下条件时的加电毛刺脉冲曲线：AVSS = 0V, AVDD = 15V, VREF = 0V(排在AVDD之后)，斜升时刻 (dt) = 7ms，CPARP 大约为32pF。在方程式 (4) 中，估算出的加电毛刺脉冲为0.34V。
定论
加电/断电毛刺脉冲对体系非常有害。它们的影响只要在体系规划好、进行测验时才会显现出来。因而，有一点很要害，那就是经过仔细检查组件，并运用这篇文中给出的技巧来规划体系，以尽可能削减这些毛刺脉冲。咱们现已评论了构成这些毛刺脉冲的根本原因，而且提出了一个尽可能削减这些毛刺脉冲的板级解决方案。
