在工业范畴中常常要用到低频数字式相位仪来准确丈量两信号之问的相位差，比如在电力体系、频率特性的研讨、激光测距等范畴均有广泛的使用，相位检测的精度直接决议体系的全体功用。这就要求丈量仪逐步向智能化和测验自动化方向开展，本规划选用MCU和FPGA相结合的体系计划，以AVR单片机ATmega128和Altera公司的Cyclone系列EP1C3T100为中心，充分发挥各自的优势，如AVR单片机先进的RISC结构和微弱的运算、操控功用，Altera公司的FPGA运算速度快、资源丰富以及易编程的特色，合理规划，此计划的相位仪具有速度快、安稳牢靠、精度高级长处，并且简单完结“智能化”和“自动化”。
1 体系计划规划
1．1 丈量办法的比较与挑选
现在相位丈量的办法首要有两种：
1）DFT测相法行将待测信号经过A／D转化得到f（n），f（n）按离散傅里叶变换得出离散频谱F（k），f（n）和F（k）为傅里叶变换对，经过运算得到两路信号的基波相位，然后核算出相位差。DFT测相法的精度受限于ADC的采样精度，需求高速ADC对信号进行过采样，丈量计划杂乱，能够经过收集卡在核算机上完结虚拟仪器，所以首要使用在精度要求很高的场合和虚拟仪器中。
2）填充计数测相法 即两路同频的正弦信号经过信号整形电路后得到方波信号，方波信号经过鉴相器后，得到两路输入信号的相位差信号，用固定频率的采样脉冲进行填充并计数，然后核算出相位差。填充计数测相法首要使用在要求必定的精度，丈量的频率不是太高但实时性要求很强的场合，易于完结数字化和自动化，低频数字相位仪适合用填充计数法。
填充计数测相法的根本算法：若正弦波整形后的方波信号频率为f，周期为T，采样脉冲周期为TC，方波一个周期内对采样脉冲计数为，n则被测信号频率f=1／T=1／NTC。相同的办法测出两个同频正弦波起点之间的时刻差为△t，则两信号的相位差△θ=△t·360°／T。
1．2 体系计划的确认
由体系丈量办法可知，数据需求收集、运算及显现，考虑到FiELD Programmable Gate Array（FPGA）集成度高、I／O资源丰富、安稳牢靠，挑选余地大，外围元件很少，近年来价格下降等优势，以及MCU杰出的人机接口和运算操控功用，所以本体系由MCU和FPGA相结合构成测控主体。FPGA担任收集测频和测相位差的脉冲信号，MCU担任读FPGA收集的数据，核算待测信号频率和相位差并在LCD上显现。
所以，体系由4个部分组成：待测信号调度电路、FPGA数据收集电路、MCU数据运算操控电路和LCD数据显现电路，如图1所示。
2 丈量差错的剖析与消除
相位丈量仪的完善规划，不只要有适宜的丈量办法和体系完结计划，还需求侧重剖析差错发生的原因和确认消除的办法。
1）填充时钟频率（即数据采样信号）的影响与确认本相位丈量仪的测频规模为20 Hz～20 kHz，相位差的规模为△θ=0°～359．9°，相位差的显现分辨率为0．1°，要求丈量相位的绝对差错≤2。
被测频率20 Hz≤f≤20 kHz，则周期50μs≤T≤50 ms。
T=50 μs，绝对差错取0．1°～2°。
则填充时钟信号周期：0.1°x50 μs／360°≤TC≤2°x50 μs／360°即：1／72（μs）≤TC≤1／3．6（μs），能够得出填充时钟频率：
3．6 MHz≤fC≤72 MHz。
T=50ms内对TC=1／3．6（μs）的填充脉冲计数，计数值Nmin=180000≤218；对TC=1／72（μs）的填充脉冲计数，计数值Nmax=3600000≤ 222。
本规划考虑MCU的核算及分频获得信号的便利，填充时钟信号频率fC=20 MHz，丈量绝对差错《1°，FPGA在20 MHz时钟信号效果下对待测信号周期和相位对应的时刻差进行计数，FPGA采样的二进制数据位为20 bit，能够确保丈量的精度。
2）待测信号调度电路中零点漂移的影响与消除待测信号调度电路首要效果是把输入信号整形变换成矩形波，一般选用过零比较器或许施密特触发器。
过零比较器在零点电位邻近或许会有振动，输入信号在零点电位邻近时，电压比较器处于放大区，整形后的矩形波在边缘会发生颤动，使体系无法进行丈量。要消除这种颤动，能够选用施密特触发器。为了确保丈量的精度，施密特触发器有必要契合两个条件：一是两路被测信号起伏根本持平，二是门限电平要根本挨近。
3）整形后方渡边缘的峻峭程度的影响与消除信号经过整形后输出的矩形脉冲信号直接送给FPGA，则FPGA不能当即获取安稳的数字脉冲信号，就会使体系的精度遭到很大影响。这首要是因为整形后方波边缘不行峻峭形成的。要处理此问题，一是选取具有较大压摆率的器材，二是在比较器的后端加一级微分电路来提高脉冲信号的边缘。
4）中低频丈量精度的影响与消除选用20 MHz数据采样信号来循环计数被测信号的周期及相位差对应的时刻差，精度到达0．05 μs，20位数字量的单位是0．05μs。使用被测信号改写采样计数，完结高频多丈量，低频少丈量，时刻计数准确牢靠，这样，FPGA能够为MCU供给安稳的数据。
3 体系硬件电路的规划
3．1 前端信号调度电路的规划
施密特触发器（迟滞比较器）尽管能够很好地消除比较器过零引起的颤动，可是其输出信号和输入信号存在相位差，假如两路被测信号的起伏根本持平且两个施密特触发器的门限电平又很挨近，则施密特触发器引进的相位差错对丈量体系差错简直无影响。
选用LM339内部有4个独立的电压比较器，该电压比较器的特色是：失调电压小，典型值为2 mV；电源电压规模宽，双电源电压为±1～±18 V；对比较信号源的内阻约束较宽。同相和反相输入端电压不同大于10 mV就能确保输出能从一种状况牢靠地转化到另一种状况，输出端相当于一只不接集电极电阻的晶体三极管，在使用时输出端到正电源一般须接一只电阻。在跳变电压值邻近的搅扰不超越回差AU，输出电压的值就将是安稳的。正反馈能够加速比较器的响应速度。因为迟滞比较器加的正反馈很强，远比电路中的寄生耦合强得多，所以可革除因为电路寄生耦合而发生的自激振动。经过调理电位器，使两个施密特触发器的门限电平根本持平，确保输入电路对相位差丈量不带来差错。电路如图2所示。
3．2 体系丈量电路规划
以单片机为中心规划相位仪，如其晶振为24 MHz，单片机C／T的计数差错为1个机器周期为±0．5 μs，则绝对差错为360°x0．5 μs／50μs=3．6°，所以，当被测信号频率很高时很难满意丈量要求。
本规划选用AVR单片机与FPGA相结合的计划，FPGA完结数据收集，将所测信号的频率和相位差所对应时刻差转化为二进制数据传给单片机；单片机从FPGA获取数据，经过运算、转化等数据处理，将被测信号的频率和相位差在LCD上显现。
体系电原理图如图3所示。MCU选用ATMEL公司的AVR单片机ATmega128，具有先进的RISC结构，大多数指令在一个时钟周期内完结，有32个8位通用作业寄存器及外设操控寄存器，克服了一般单片机单一累加器数据处理带来的瓶颈。有128 KB的体系内可编程Flash，4 KB的EEPROM以及4 KB的内部SRAM，遵从JTAG规范的鸿沟扫描功用，支撑扩展的片内调试，可经过JTAG接口完结对Flash、EEPROM、熔丝位和锁定位的编程。
FPGA选用ALTEm Cyclone系列的EP1C3T100，装备芯片为EPCS1，VHDL功用程序经过全编译会生成．SOF和．pof文件，装备的下载为Byte-Blaster II，［Mode］项挑选“JTAG”为把．sof文件装备到FPGA芯片EP1C3T100中，用于调试；［Mode］项挑选“AcTIve Serial Programming”为把．pof文件下载到装备芯片EPCS1中，体系从头上电时正常运转。
LCD选用HTM12864，为128×64串行数据传送液晶显现器，背光灯经过光耦遭到操控。
ATmega128和EP1C3T100规划各自的JTAG接口。图3绘出了ATmega128和EP1C3T100的接口D0～D19、EN、Dsel、LCN；ATmega128与HTM12864的接口RET、D／C、SCLK、DATA；EP1C3T100的输入信号FAin和FBin，66 MHz外部有源晶振，装备芯片EPCS1。
4 体系软件的规划
4．1 FPGA数据收集VHDL程序规划
FPGA数据收集的VHDL程序规划是在ALTEra QUARTuslI开发软件渠道及试验开发体系上完结的。程序规划选用自顶向下（up-to-down）的规划办法。FPGA体系的模块构成如图4所示。采样信号发生模块完结时钟信号源的分频作业，得到CLK=20 MHz；待测信号采样模块在操控信号发生模块的周期闸口信号Tk和时刻清零信号Tcr的效果下，输出待测信号周期和相位差数据；丈量数据提取模块在鉴相信号JXc和计数提取信号Lad的效果下，并在输出使能信号EN和数据类型信号Dsel操控下别离输出周期和相位差数据，交MCU运算处理显现。
