在数字通讯体系中，常用一个特定的序列作为数据开端的标志，称为帧同步字。在数字传输的过程中，发送端要在发送数据之前刺进帧同步字。接纳机需求在已解调的数据流中搜索帧同步字，以确认帧的方位和帧守时信息。帧同步字一般为一系列接连的码元，在接纳端需求对这一系列接连的码元进行检测，假如与预先确认的帧同步字符合，则阐明接纳端与发送端的数据是坚持同步的，开端接纳，不然不能进行接纳。完结帧同步字检测作业的正是数字相关器。本文选用流水线技能，研讨了依据 FPGA的高速数字相关器的规划办法，并给出了 MAX+PLUSII环境下的仿真成果。
1 数字相关器原理
数字相关器在通讯信号处理中本质是起到数字匹配滤波器的效果，它可对特定码序列进行相关处理，然后完结信号的解码，恢复出传送的信息。其完结办法是进行两个数字信号之间的相关运算，即比较等长度的两个数字序列之间有多少位相同，多少位不同。昀根本的相关器是异或门，例如，y=a⊕b，当 a=b时，y=0，标明两位数据相同；当 a≠b时，y=1，标明两位数据不同。多位数字相关器能够由一位相关器级连构成。 N位数字相关器的运算一般能够分解为以下两个过程：对应位进行异或运算，得到 N个 1位相关运算成果；计算 N位相关运算成果中 0或 1的数目，得到 N位数字中相同位和不同位的数目。
当数字相关器接纳到一组数据时，在时钟的上升沿对帧同步字进行检测。关于帧同步字是一个接连 16位的码元，数字相关器在进行检测的过程中，只要当接连检测到 16位的码元与预先设定的帧同步字彻底相一起，才由输出端输出信号标明帧同步。不然，任何一位呈现不持平，数字相关器又将重新开端进行检测，直到呈现接连的 16位码元与预先设定的 16位码元彻底持平时才进行输出。数字相关器的规划一般考虑选用串行输入或并行输入两种输
孙志雄：讲师硕士入检测办法，因为串行输入是在 16个时钟周期内顺次对两路串行输入信号 A、B进行异或运算，并计算数据位相同个数，检测速度较慢，要进步检测速度，就要考虑选用并行输入检测办法。
2 高速数字相关器的 FPGA完结
在 16位并行数字相关器中，因为完结 16位并行相关器需求的乘积项、或门过多，因此为下降耗用资源，能够分解为 4个 4位相关器，然后用两级加法器相加得到悉数 16位的相关成果，其结构图如图 1所示，假如直接完结该电路，整个运算至少要通过三级门延时。跟着相关数目的添加，速度还将进一步下降。为进步速度，选用“流水线技能”进行规划，模块中对每一步运算成果都进行锁存，依照时钟节拍逐级完结运算的全过程。尽管每组输入值需求通过三个节拍后才干得到运算成果，可是，每个节拍都有一组新值输入到榜首级运算电路，每级运算电路上都有一组数据一起进行运算，所以总的来讲，每步运算花费的时刻只要一个时钟周期，然后使体系作业速度根本等于时钟作业频率。
在运用 VHDL进行高速数字相关器设计时，首要完结 4位相关器和多位加法器模块的规划。其元件生成图分别是 4位相关器模块 XIANGGUAN4、3位加法器模块 ADD3和 4位加法器模块 ADD4，其电路原理图如图 2所示。其间 4位相关器模块 XIANGGUAN4的首要源代码为：
entity xiangguan4 is
port（a，b:in std_logic_vector（3 downto 0）;
sum:out std_logic_vector（2 downto 0）;
clk:in std_logic）;
end ;
architecture one of xiangguan4 is
signal ab ：std_logic_vector（3 downto 0）;
begin
ab《=a xor b; –判别 a，b是否相同
process（clk）
begin
if clk‘event and clk=’1‘ then
if ab=“1111” then sum《=“000”; –列出各种组合，输出相应相关值
elsif ab=“0111” or ab=“1011” or ab=“1101” or ab=“1110” then sum《=“001”;
elsif ab=“0001” or ab=“0010” or ab=“0100” or ab=“1000” then sum《=“011”;
elsif ab=“0000” then sum《=“100”;
else sum《=“010”;
end if;
end if;
end process;
end one;
3 仿真试验及定论
在 MAX+PLUSII环境下，依据高速数字相关器的原理图进行规划，这儿将时钟端 gck规划为周期 10ns的时钟。a［15..0］端为帧同步字设置端，将其设置为 1、0替换码； b［15..0］端为码元输入端，输入接连的信号，其输入码元的周期也为 10ns ；c［4..0］作为记载信号，记载接连的输入码元与帧同步字相同的个数。然后对原理图进行编译、仿真，得到仿真波形如图 3所示。能够看出，从接连的 16个码元输入到同步检测输出通过 3个时钟周期，输出端 c［4..0］标明了接连的输入码元 b与帧同步字 a相同的个数，当 c［4..0］为 16时，标明 a和 b完结了同步。在对高速数字相关器进行编译、仿真成功后，对引脚进行确定并将编程文件下载到 ALTERA公司 ACE1K系列芯片 EP1K30QC208进行试验验证，试验成果正确，标明规划是可行的。
4 结束语
数字相关器完结了数字通讯过程中帧同步字的检测，在数字通讯体系中具有重要的效果，广泛运用于帧同步字检测、扩频接纳机、误码校对以及形式匹配等范畴。本文选用 FPGA对高速数字相关器进行规划，并进行了编译仿真和下载完结。
本文作者立异点：提出了选用流水线技能完结并行高速数字相关器的规划办法，为高速数据流的规划供给了参阅。
责任编辑：gt
