1、导言
在ADSL体系中，由DSLAM（数字用户接入复用器）完结ATM的完结和路由。该模型分为4层，自上而下分为高层、从AAL层、ATM层和物理层。这儿高层是指RFCl483及其以上各层，AAL层（ATM适配层）又分为拆分与拼装子层（SAR）和会聚子层（CS）两个子层，ATM层首要完结信元复用、解复用、有关信元头的操作以及流控等功用，物理层的首要任务是物理线路编码和信息传输。UTOPIA接口（ATM的通用测验和操作物理接口）坐落ATM层和物理层之间，标准ATM层和物理层之问的信号电平缓时序界说；作为一种标准的高速接口，UTOPIA接口是衔接物理层和ATM层的枢纽，共分为LEVELl、2、3、4四级，每一级都是在前一级的根底上加强了某些功用，使得这四级别离使用于芯片级、板级、设备级和体系级衔接。
现在，在国内外的使用体系中，ATM功用和UTOPIA接口都由一些技能老练的专用通讯处理芯片来完结，如Motorola公司MPC866系列处理器等，本钱较高，功用固定，灵敏性较差；国外一些FPGA芯片规划厂商，如美国的Ahera公司逐步规划出了一些这方面的megafunctions（兆功用函数库），支撑在一些新类型的FPGA芯片使用，可是不像Ahera供给的一些常用函数库，这些专用函数库是要付费的。
本课题来源于校园和公司协作课题，选用Altera公司Cyclom系列FPGA来完结ATM层UTOPIA LEVEL2主接口，与物理层UTOPIA从接口衔接。FPGA较高的性价比、开发周期短和功用灵敏等优势使本课题的完结具有较大的实践意义。
2、UTOPIA LEVEL2接口功用和时序剖析
2．1接口功用描绘
UTOPIA接口是衔接ATM层和物理层的接口，答应物理层以不同的速度在不同的媒质进步行数据传输，它包括收发数据端口、操控信号和地址信号。UTOPIA LEVELI和LEVEL2首要在地址信号的界说上有所不同，其间LEVELl未界说地址信号，首要针对Single-PHY的状况，最大作业频率25MHz，支撑物理层传输速率到达155Mbps，能够很好地支撑OC-1、OC-3等同步数字网的典型传输速率；LEVEL2针对MulTI-PHY的状况，比LEVELI多了两组地址信号，最多支撑31个PHY端口（地址0-30，地址3l起端口分隔效果），最大作业频率50MHz，支撑物理层传输速率到达622Mbps，能够很好地支撑OC-12、OC-12c等同步数字网的典型传输速率。
ATM论坛UTOPIA LEVEL2接口标准的ATM层和物理层衔接参阅结构如图1。本课题选用的是B类衔接结构，即1个AIM层衔接多个物理层端口。
图1衔接参阅结构图
2．2接口时序剖析
UTOPIA LEVEL2接口分为发送（TX）和接纳（RX）两两组接口，参阅点为ATM层，其间TX的方向为ATM层到物理层．RX方向为物理层到ATM层。接口支撑两种传输方法。第一种是字节级握手传输方法，它是以字节为基本单位进行传输的，操控信号是以字节和ATM信元为根底的；第二种是信元级握手传输方法，它是以信元为根底的。本规划傍边选用了只要1个TxClav信号和1个RxClav信号的接13方法和依据信元级的握手传输方法，8位数据总线宽度。
2．2．1发送接口时序
UTOPIA LEVEL2发送接口包括如下信号：
TxData（7.0）字节宽度的数据信号，由ATM层传送到物理层。
Txsoc：信元起始信号，当TxData上呈现信元的第一个有用字节时，由ATM层把TxSoc置为高电平。
TxEnb*：传输使能信号，TxData上包括有用信元数据时，由ATM层把TxEnb*置为低电平。
TxFull*／TxClav：满／信元可用信号，关于字节级流操控，TxFull*是物理层发向ATM层的低电平信号，标明物理层最多还能接纳4个字节。关于信元级流操控，TxCIav由物理层发向ATM层，置高标明物理层能够接纳一个完好的信元。
TxClk：时钟信号，ATM层发向物理层的数据传输侗步时钟。
TxAddr［4..0］：地址信号，是ATM层发向MPHY层的5位信号，用以挑选MPHY端口。
别的还有两个可选信号：TxPrty用于奇偶校验，TxRef*为同步设置。
这些信号有必要满意如图2所示的时序联系，才干正确完结发送接口功用。
图2信元级发送接口时序图
如图2，N-3、N-2、N-1、N、N+1、N+2、N+3为已装备的物理层端口地址，ATM层经过TxAddr［4..0］宣布地址轮询信号：N-3，1F，N-2．1F，N-1，1F，N，1F，⋯，假如某一个端口的物理地址在被轮询届时，刚好有闲暇的接纳缓存，则向ATM层宣布一个有用的TxClav信号；假如此刻ATM层有信元要发送，将有用的端13地址送上地址线TxAddr［4..0］，鄙人一个周期置TxEnb信号有用，一起宣布TxSoc信号，标明信元开端发送，在TxData［7..0］上发送信元数据。在发送信元过程中，持续轮询物理层端口，但对当时正在发送的端口在数据P44之前检测到的Txclav信号无效。
2．2．2接纳接口时序
UTOPIA LEVEL2接纳接口包括如下信号：
RxData［7..0］：字节宽度的数据信号，由物理层传到ATM层。
RxSoc：信元起始信号，标明信元的第一个数据现已呈现。
RxEnb*：传输使能信号，RxData上包括有用数据时，由AIM层把TxErib*置为低电平。
RxEmpry*／RxClav：空／信元可用信号，关于字节级流操控，RxEmpty*是物理层发向ATM层的低电平信号，标明物理层现已没有有用数据发送。关于信元级流操控，RxClav由物理层发向ATM层．置高标明物理层有—个完好吲高元传输给A1’M层。
RxClk：时钟信号，ATM层发向物理层的数据传输侗步时钟。
RxAddr［4..0］：地址信号，是ATM层发向MPHY层的5位信号，用以挑选MPHY端口。
别的还有两个可选信号：RxPrty用于奇偶校验，RxRef*为同步设置。
这些信号有必要满意如图3所示的时序联系，才干正确完结接纳接口功用。
图3信元级接纳接口时序图
如图3，ATM层经过RxAddr［4..0］宣布地址轮询信号：N-3，1F，N-2，1F，N-1，lF，N，lF，⋯，当被轮询的物理层端口有信元要发时，向ATM层宣布一个有用的RxClav信号；假如此刻ATM层有闲暇的缓存时，将有用的端口地址送上地址线RxAddr［4..0］，并置RxEnb信号为有用，在此有用期间，物理层有用端口宣布RxSoc信号标明信元开端发送，信元数据开端在RxData［7..0］数据线上传输。在接纳信元过程中，持续轮询其他物理层端口，RxClav在本端口接纳过程中不被轮询，由于RxClav一向有用至当时信元接纳完毕。
3、UTOPIA LEVEL2接口的FPGA完结
在以上对UTOPIA LEVEL2接口信号的功用描绘和时序剖析的根底上，本规划选用FPGA经过VHDL编程来完结，开发渠道为Altera公司的Quartus II 5.1。
3．1发送模块规划
首要使用Altera公司megafuncTIons生成一个发送FIFO，缓存ATM层需求发送的信元；然后用VHDL编程规划发送操控模块，经过地址信号轮询PHY层状况，依据ATM层的UTOPIA操控信号、物理层的操控信号以及发送FTF0的状况信号，操控信元一个一个地从ATM层发送到物理层，该模块仿真时序如图4，契合图2的时序要求。最终将仿真经过的操控逻辑模块工程生成符号文件和发送FIFO对接起来，完结发送模块的规划。
图4发送模块仿真时序
3．2接纳模块规划
首要使用Altera公司megafunctiotts生成一个接纳FIFO，缓存从PHY层接纳来的信元；然后用VHDL编程规划接纳操控模块，经过地址信号轮询PHY层状况，依据ATM层的UTOPIA操控信号、物理层的操控信号以及接纳FIFO的状况信号，操控信元一个一个地从物理层传送到ATM的FIFO中，该模块仿真时序如图6，契合图3的时序要求。最终将仿真经过的操控逻辑模块工程生成符号文件和接纳FIFO对接起来，完结接纳模块的规划
4、定论
本文作者立异点在于经过详细剖析ATM层和物理层之间UTOPIA LEVEL2接口时序后，选用FPGA完结了该接口的发送和接纳模块，具有开发周期短、灵敏性好、性价比高级长处。规划好的FPGA芯片在实践的硬件渠道与物理层设备对接测验中，数据收发正确，作业安稳，证明FPGA完结的UTOPIA LEVEL2接口是正确的，为代替专用的通讯处理芯片迈出了成功的一步。
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