前语
跟着便携和以电池供电的运用快速添加，低功耗规划已成为延伸电池寿数所不可或缺的使命。此外，在决议产品尺度、分量、和功率时，功耗也扮演了重要人物。因为消费性电子的生命周期越来越短，具可程序特性，且能轻松为产品添加差异化特性的FPGA在消费运用中日亦受到重视。因而，想要到达最佳的静态与动态功耗，有必要取决于选用恰当的FPGA架构。
Actel的闪存FPGA是业界低供耗的领导厂商，除了闪存 FPGA自身的低功耗特性外，规划人员还可运用一些技巧来进一步下降体系全体功耗。在这篇文章中，将归纳介绍易失性FPGA的电源特性，以及如安在进行板级设计时，下降体系的静态与动态功耗，包含RAM、I/O、以及频率树等。
根据闪存的 FPGA的电源特性
传统以来，在选用FPGA组件时，本钱、容量、效能、封装办法等，一般是体系架构师或规划人员的首要考虑。但跟着包含便携消费电子、医疗等要求低功耗的运用快速鼓起，现在，功耗效能也已成为选用FPGA时的首要考虑。一般来说，规划人员对ASIC或FPGA的静态与动态电源特性都恰当了解，但却或许不了解根据闪存的易失性FPGA具有有别于传统根据SRAM的电源特性。
易失性FPGA有两个额定的电源要素：在体系通电时，编程所耗费的装备电源（configuration power），以及在FPGA组件通电时所流失的突波电源（inrush power），如图1所示。
图1. 易失性vs. 非易失性FPGA的电源特性
根据FPGA的板级规划人员在挑选电源供应和电池时，有必要将装备电源与突波电源都归入考虑。尽管根据SRAM 的FPGA供货商都企图下降突波和编程电源，可是在单一电路板上稀有颗 FPGA，或它们是在不同的电路板上，却由相同电源供电的情况下，这两个电源成份仍是会发生严峻的负面影响。
若体系有频频的On/Off周期，此一额定的电源耗费就会愈加严峻，这在预估电池寿数时，必定要特别考虑进去。
别的，易失性FPGA需求外部发动PROM作为装备贮存，这也添加了全体的电源耗费。即便有些供货商在设备中内建了大容量的闪存，但此额定的贮存电源仍是会存在。
因而，要挑选一能够改进电源的战略时，体系架构师与规划团队有必要了解的确的体系操作形式以及相对应的电源情境。如图2所示，此一体系的电源特性显现出，此体系会在不同的温度下操作，且其作业与搁置周期时刻比大约是1:1。
透过这样的图形显现，有助于做出正确的电源规划战略。以图2的事例来说，明显，规划人员有必要极力下降温度、静态、以及动态电源。
图2. 体系操作形式和电源散布
下降静态电源
只需当FPGA通电之后，不论是否运作，都必定会有静态电流发生，而它亦称为晶体管漏电流，此现象会跟着工艺缩小日益严峻，并且当组件在运作时，会形成温度的上升。不过，尽管静态电流添加，但相较于动态电流，仍是比较小。
下降静态功耗的办法有很多种，对FPGA规划人员来说，应该遵从以下三个基本原则：最小的晶粒、最少的资源、了解FPGA架构。
FPGA产品一般都会包含一系列不同容量与不同特性的不同晶粒。因为，晶粒越小，其静态电源就越小，因而FGPA规划人员应该在保证效能方针可满意的情况下，选用系列产品中晶粒最小的组件。
“最少的资源”是指，规划人员应尽量削减RAM、PLL、I/O等资源的运用。举例来说，要下降I/O数量，规划人员就有必要运用时刻多使命（TIme mulTIplexing），以及最少的I/O数量规划区隔，此技巧能帮忙封闭I/O组（bank），或下降一个组中所需的I/O规范数量。
“了解FPGA架构”意味着，规划人员需了解PLL、RC、振荡器、I/O 组等动态资源的各种不同断电形式。以Actel IGLOO FPGA为例，它可供给具不同电压的相同I/O规范。因而，选用较低的参阅电压，或许会明显改进静态功耗。
而电路板规划人员在决议热能办理、电压水平、阻抗负载时，扮演了一个要害的人物。温度上升会影响静态电源，而静态电源的非线性添加不只会导致静态电源的添加，一起也会发生更严峻的散热问题。运用冷却技巧尽量下降周围温度不是一件简略的作业，特别是在电路板空间和本钱都有限的条件下。
此外，将输入电流驱动到完好电平、防止阻抗负载、以及将无用的接脚接地等，都是下降静态电源的有用办法。
下降动态电源
动态电源与以下各种参数有关：
# 运用的FPGA资源，包含逻辑模块、频率树、嵌入式RAM、PLL等
# I/O上的负载和阻抗终端（resisTIve terminaTIon）
# 数据类型、信号活动或切换率 （toggle rate）
# 信号静态或许性（probability）
与下降静态电源相较，规划人员在处理动态电源时有必要更为慎重，且须透往后布局（post-layout）、电源模仿等剖析东西，先得到清晰的规划动态电源散布图形（power profile）。
动态电源散布图形能够清楚呈现出每个FPGA所运用的资源。因为FPGA具有弹性，一个相同的设备上，能够有多种不同的运用类型，所以若没有深化了解实践的动态电源散布，便无法有用地处理这个问题。图3所示为三种不同的规划类型。剖析MPEG的电源散布，能够让规划人员防止花时刻下降I/O动态电源，可是，若对体系操控器来说，就应特别将电源优化和热办理聚集在I/O问题上。
图3. 不同运用有不同的动态电源散布
动态电源首要是由RAM、I/O、频率树、逻辑电源等要素所形成，接下来将别离介绍下降不同类型动态电源的技巧。
RAM电源耗费
RAM模块在读/写操作时会耗费电源。首要形成影响的信号包含地址线（address line）、Read Enable（RE）、以及Write Enable（WE）。
一般，读取的电源耗费会比写入高一点，而RAM读/写的电源会随接连地址的汉明间隔（Hamming distance）添加而变大。因而，应该尽量在启用读取信号前，先尽或许履行最多的写入操作，然后，在切换回写入操作前，尽或许读取内存以获得所需的数据，这样才干有用下降 RAM电源耗费。
在下降峰值 RAM电源方面，能够考虑选用将读取和写入操作置于频率边缘（clock edge）的反侧，或是对RAM读/写埠上的频率予以门控 （gate）。
I/O电源耗费
FPGA I/O电压一般比中心电压大，并且一般I/O 组（bank）会耗费不少的电源，因而规划人员在决议选用I/O规范、接口频率需求、接脚约束等规划时，都需求十分慎重。
差动式 （differential） I/O，如LVDS、LVPECL和阻抗终端式I/O，如HSTL、SSTL等，一般其静态电源较高，但动态电源较低。因而，对有较高切换（toggle）频率的规划来说，能够选用这些I/O。
下降 I/O 数量是重要要害，规划人员应重新考虑全体的规划/功用区隔（partitioning）是否恰当？以及是否或许用时刻多使命（time- multiplexed）的办法削减I/O数量。此外，因为高切换频率会导致动态电源增高，为了下降 I/O的活动或切换率，规划人员有必要消除 I/O驱动器输出端的非预期突发信号（glitch）。另一个常用技巧是，挑选可下降切换位的总线编码（bus encoding），并将总线上的接连数值相关在一起。
频率树电源耗费
频率树（clock tree power）系与频率成正比，并且不论区域中的活动是否进行，频率树电源仍会继续耗费。而传统的频率门控（clock gating）技巧是有用下降电源耗费的办法。
以芯片级的频率门控为例，一般常用的体系级频率门控技巧可使整颗FPGA的频率暂停，有用停用一切的功用性，并防止逻辑的切换。爱特的闪存 FPGA可供给Flash*Freeze形式，较体系级频率门控更具弹性，能够操控输入/输出状况并停止频率。
RTL级的频率门控也是遍及运用的省电技巧，共有根据 latch以及没有latch的两种类型。但在运用时有必要留意频率偏移（skew），以及启用信号或许形成的额定反常信号（glitch）。咱们一般会主张运用根据latch 频率门控来消除AND门输出端或许发生的额定反常信号。
此外，大部分根据闪存的 FPGA组件中都有一个以上的PLL，来作为分频、倍频、移持平操作，这些PLL也都会耗费额定的电源。对功耗灵敏的运用来说，应尽或许防止运用PLL。举例来说，若需求分频，能够用一个除法器替代PLL，来发生新的频率频率。若必定要用PLL，则有必要尽量将各种PLL的组合予以优化，以下降PLL输出的最大频率。一起，根据闪存的 FPGA中的PLL有一Power-Down 输入接脚，当不需求的时分，能够运用此输入来封闭 PLL和频率网络。
定论
当选用FPGA进行具苛刻功耗要求的运用时，体系架构师和规划团队应该清晰了解终端体系的操作形式以及电源散布状况。再透过对FPGA架构的知道、嵌入式功用方块、电源相关特性，如电源形式、各种操作电压等，规划人员才有或许组织恰当的规划技巧，来满意电源预算的要求。
对体系架构师来说，咱们主张的规划办法论为：获得终端体系的操作形式与体系电源散布。剖析体系别离处于搁置、睡觉、封闭形式的时刻份额、 On/Off频率、以及操作的使命周期。若是On/Off频率高，则须留意易失性FPGA或许会有突波和装备电流的问题。若是使命周期占操作的份额不高，且大部分的时刻是处于搁置或睡觉状况，要点就应该放在下降静态电源。但若使命周期在一切形式下都很均匀，那么处理静态和动态电源就相同重要。最终，假如体系大部分都处于操作状况，那么FPGA的动态电源规划就更为重要。
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