作者 / 徐成阳 电子科技大学 微电子与固体电子学院(四川 成都 610054)
徐成阳(1993-)，男，硕士生，研讨方向：SOC/SIP 体系芯片技能。
摘要：依据TSMC40LP工艺规划了一种新颖的温度补偿、高电源按捺比的带隙基准源。本规划选用全MOSFET规划，作业于1.1 V电源电压，经过将MOSFET偏置在零温度系数作业点，并结合温度补偿技能和有源衰减电路，完成在-40 ℃~125 ℃内温度改变系数为6.6 ppm/℃，低频下电源按捺比为93 dB，高频下电源按捺比为56 dB，与此同时，使用阻抗调试对环路稳定性进行了补偿。
0 导言
跟着集成电路工业的飞速发展，特别是在高精度集成电路的规划中，带隙基准源都是一个非常重要的模块，该模块可认为其他电路供给高精度的基准源，在抱负情况下，带隙基准源的输出电压与电源电压改变、工艺参数改变以及温度改变等都无关。经过将具有不同温度系数的电压按必定系数相叠加，下降输出电压的温度系数是带隙基准源的基本原理。为了进一步下降带隙基准源的输出电压温度系数，一般需求进行一阶曲率补偿，削弱温度对输出电压精度的影响，得到的基准源输出电压温度系数一般也在20 ppm/℃左右，若想得到更高精度的基准输出电压，则需求进行更为杂乱的高阶温度项补偿，尽管可以到达10 ppm/℃左右温度系数的效果[1]，可是增加了规划杂乱度，难以完成。
全MOSFET电压基准几乎是低电源电压使用下的仅有挑选，近年来，依据低电源电压下的规划都是依赖于MOSFET作业于亚阈值的特性，使得MOSFET作业的温度特性类似于BJT，然后可以到达低功耗的要求，但是因为结漏电会影响亚阈值特性，使得MOSFET的亚阈值特性只在有限的温度规模内牢靠，所以一般要到达宽的温度操作规模以及低的温度系数都伴跟着大的功耗[2]。
1 电路介绍
本次规划使用MOSFET超阈值区的零温系数作业点，经过合理偏置MOSFET的零温系数作业点，并结合温度曲线补偿技能，在-40 ℃~125 ℃规模内到达低的温度系数为6.6 ppm/℃，而且经过选用有源衰减器以及阻抗调试补偿，得到较高的基准输出电压的电源按捺比，低频下到达93 dB，高频下到达56 dB。
MOSFET零温系数点首要受阈值电压和迁移率的影响，图1显现了MOSFET的搬运特性中漏源电流(Id)随栅源电压(Vgs)在不同温度(TL、TN、TH)下的改变曲线。但是实践上MOSFET的搬运特性曲线不会抱负地相较于某一点，而是成为一系列相交点簇，焦点的方位有较为灵敏的温度特性，首要取决于Vgs关于温度的特性[3]。而零温系数作业点的漂移首要源自于在载流子迁移率温度系数和速度饱满指数不匹配所形成的二阶效应。依据根底SP%&&&&&%E-MOS模型[4]可得：
这是因为MOSFET的阈值电压Vth具有负温系数，在低温时，Vth较大，使得Vds>Vgs–Vth，MOSFET作业于饱满区;而当在高温时，Vth较小，使得Vds<Vgs–Vth，MOSFET作业于三极管区。这样就可以使用合理的偏置漏源电压Vds在全温度规模内对温度的二阶效应进行补偿，使得Vgs_ZTC具有最小的温度系数。
如图4所示为本规划基准电压电路图，其间偏置电路由P1-2、N1-3和RB组成;运算放大器由P3-4和N4-6构成;基准发生电路由P5-6、R1、R2以及NX构成。其间Rc与Cc为两支环路的阻抗补偿电路，经过供给一个左半平面的零点抵消环路主极点的影响，以对两支环路(正反馈环路与负反馈环路)的稳定性进行补偿[7]，避免了传统的密勒补偿带来的极点推移，导致主极点推移向原点方向然后下降了高频下输出基准电压的PSRR特性。
与此同时，在输出基准电压的PSRR方面，本规划使用有源衰减器，提升了高频下输出基准电压的PSRR特性。如图虚线中所示，类似于电流源[5]，由此可以计算其PSRR如下：
其间，VN为电源噪声，VO为运算放大器小信号输出电压，Add(s)为电源噪声到运放输出的增益，在较宽的频率规模内其大致都为一个常数[6]，Ax(s)为有源衰减器的增益，Z+与Z–分别为运算放大器正负输入端的阻抗，而A0 (s)=A0 ⁄ (1+s ⁄ωp0 ) ，A0(s)为运算放大器的增益，ωp0为运算放大器的输出极点，在高频时的PSRR的衰减首要是因为极点ωp0形成的，而Ax(s)=1-gm_NxR2a ,则可以设置R2a≈1⁄gm_Nx，使得衰减器的增益在挨近ωp0处约为0 ，则基准输出电压的PSRR在高频下可以得到大的改进[6]。
2 规划与仿真
本次规划依据TSMC 40 nmLP工艺制程，规划电路图中各个MOSFET尺度如表1所示。
为到达较为精确的零温系数偏置点，首要需求将NX偏置在零温系数栅源电压处，则可经过调理电阻R1，R1=Vgs_ZTC ⁄ Id_ZTC，使用运算放大器虚短虚短特性，一级电流镜的效果，使得B点电压钳位等于A点电压且两条支路电流持平，即可使得MOSFET偏置于零温系数栅源电压点;其间MOSFET的零温系数栅源电压及漏源电流需求经过实践的仿真得到，详细仿真成果如图5所示。
如图5所示，最佳零温系数偏置点的Id_ZTC≈2.784 μA，Vgs_ZTC≈600.2 mV。
再者，经过调理电阻R2a以及R2b来调理NX的漏源偏置电压以优化零温系数作业点进一步减小温度灵敏度，使得Vgs_ZTC随温度改变曲线在低温段具有最大值，而在高温段具有最小值，完成全温度规模内的二阶补偿，此刻最优的漏源作业电压为Vds_ZTC，则：
经过仿真得到的最佳Vgs_ZTC随温度改变曲线如图5所示，在全温度规模内改变起伏为841.9μV，此刻的Vds_ZTC≈300 mV。
终究电路仿真得到输出基准电压随温度改变曲线如图6所示。由图6可知，得到的输出基准电压的温度系数为：
(7)
关于输出基准电压PSRR特性，仿真成果如图7所示。由图7仿真成果可知，低频下输出基准电压低频下的PSRR为93 dB，最小为56 dB，而高频下输出基准电压PSRR在60 dB以上。
本次规划基准电压电路总功耗仿真如图8所示。由图8仿真成果可知，在低压1.1 V电源电压下，基准电压电路总功耗为22 μW。
3 定论
本次规划使用MOSFET栅源电压零温系数点温度特性，并选用一种新颖的基准电压曲率补偿技能与有源衰减器，在依据TSMC 40 nmLP工艺制程下，完成了一种作业于低压1.1 V的全MOSFET基准电压源。电源电压为1.1 V，输出基准电压VREF=462 mV，典型下在-40 ℃~125 ℃的温度系数TC为6.68 ppm/℃，低频下的PSRR到达93 dB，最小为56 dB，而高频下(>10MHz)PSRR均在60 dB以上，基准电压电路总功耗为22 μW。
参考文献：
[1]L. Guo, T. Ge, and J. S.Chang, “A 101 dB PSRR, 0.0027% THD+N and 94% power-efficiency filterless class D amplifier,” IEEE J. Solid-State Circuits, vol. 49, no. 11, pp. 2608-2617, Nov. 2014.
[2]P. K. T. Mok and K. N. Leung, “Design considerations of recent advanced low-voltage low-temperature-coefficient CMOS bandgap voltage reference,” in Proc. Custom Integr. Circuits Conf., Oct. 2004, pp. 635-642.
[3]I. M. Filanovsky and A. Allam, “Mutual compensation of mobility and threshold voltage temperature effects with applications in CMOS circuits,” IEEE Trans. Circuits Syst. I, Fundam. Theory Appl., vol. 48, No. 7, pp. 876-884, Jul. 2001.
[4]K. A. Bowman, B. L. Austin, J. C. Eble, X. Tang, and J. D. Meindl, “A physical alpha-power law MOSFET model,” IEEE J. Solid-State Circuits, vol. 34, No. 10, pp. 1410-1414, Oct. 1999.
[5]D. V. Kerns, “Optimization of the peaking current source,” IEEE J. Solid-State Circuits, vol. 21, No. 4, pp. 587-590, Aug.1986.
[6]M. S. J. Steyaert and W. Sansen, “Power supply rejection ration in operational transconductance amplifiers,” IEEE Trans. Circuits Syst., vol. 37, No. 9, pp. 1077-1084, Sep. 1990.
[7]X. Peng, W. Sansen, L. Hou, J. Wang, and W. Wu, “Impedance adapting compensation for low-power multistage amplifiers,” IEEE J. Solid-State Circuits, vol. 46, No. 2, pp. 445-451, Feb. 2011.
[8]A. Shrivastava, K. Craig, N. E. Roberts, D. D. Wentzloff, and B. H. Calhoun, “A 32nW bandgap reference voltage operational from 0.5V supply for ultra-low power systems,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2015, pp. 1-3.
[9]L. Magnelli, F. Crupi, P. Corsonello, C. Pace, and G. Iannaccone, “A 2.6nW, 0.45V temperature-compensated subthreshold CMOS voltage reference,” IEEE J. Solid-State Circuits, vol. 46, No. 2, pp. 465-474, Feb. 2011.
[10]X. L. Tan, P. K. Chan, and U. Dasgupta, “A sub-1-V 65nm MOS threshold monitoring-based voltage reference,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 23, No. 10, pp. 2317-2321, Oct. 2015.
本文来源于《电子产品世界》2018年第4期第52页，欢迎您写论文时引证，并注明出处。
