硅芯片工艺自面世以来，一向遵从摩尔规律迅速开展。但摩尔规律究竟不是真实的物理规律，而更多是对现象的一种估测或解说，咱们也不行能希望半导体工艺能够永久跟跟着摩尔规律所说开展下去。从现在来看，10nm工艺是能够完成的，7nm也有了必定的技能支撑，而5nm则是现有半导体工艺的物理极限。
所以，为了尽或许地连续摩尔规律，科研人员也在想尽办法，比方寻求硅的代替资料，以持续进步芯片的集成度和功能。
10年前咱们觉得65nm工艺是极限，由于到了65nm节点二氧化硅绝缘层漏电现已不行忍受。所以工业界搞出了HKMG，用high-k介质代替了二氧化硅，传统的多晶硅-二氧化硅-单晶硅结构变成了金属-highK-单晶硅结构。
5年前咱们觉得22nm工艺是极限，由于到了22nm沟道关断漏电现已不行忍受。所以工业界搞出了finfet和FD-SOI，前者用立体结构代替平面器材来加强栅极的操控才能，后者用氧化埋层来减小漏电。
现在咱们觉得7nm工艺是极限，由于到了7nm节点即使是finfet也不足以在确保功能的一起按捺漏电。所以工业界用砷化铟镓代替了单晶硅沟道来进步器材功能。
当咱们说工艺到了极限的时分，咱们其实是在说在现有的结构、资料和设备下到了极限。可是每次遇到瓶颈的时分，工业界都会引进新的资料或结构来战胜传统工艺的局限性。当然这儿面的价值也是惊人的，每一代工艺的复杂性和本钱都在上升，现在还能够支撑最先进工艺制作的厂商现已不多了。有限的这几家都在尽力中：Intel、台积电、三星和GlobalFoundries。
7nm工艺是极限了吗？
适用了20余年的摩尔规律近年逐步有了失灵的痕迹。从芯片的制作来看，7nm便是硅资料芯片的物理极限。
在长达40多年的时刻里，摩尔规律始终是IT界的铁律。可是进入21世纪以来，摩尔规律好像呈现了“放缓”的痕迹。
跟着芯片技能的进一步开展，摩尔规律逐步遇到物理规律的约束。业界普遍认为，7纳米是硅晶体管的一道坎，一旦过了这个节点，就会遇到问题。由于一旦硅晶体管的栅极小于7纳米，电子就能够在不同的晶体管之间活动，这种现象被称为量子穿隧效应（Quantum Tunneling），它意味着晶体管或许会在本来应该是封闭的状况下意外翻开。
但即使是7纳米以上的晶体管，也仍然面对从理论向实践跨过的难题。
7纳米制程节点将是半导体厂推动摩尔规律（Moore’s Law）的下一重要关卡。半导体进入7纳米节点后，前段与后段制程皆将面对更严峻的应战，半导体厂已赶紧研制新的元件规划架构，以及金属导线等资料，期统筹标准、功耗及运算效能体现。
现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和坐落他们之间的栅极所组成，电流从源极流入漏极，栅极则起到操控电流转断的效果。
而所谓的XX nm其实指的是，CPU的上构成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
缩短晶体管栅极的长度能够使CPU集成更多的晶体管或许有用减少晶体管的面积和功耗，并减少CPU的硅片本钱。正是因而，CPU出产厂商竭尽全力地减小晶体管栅极宽度，以进步在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的间隔缩短，简单导致晶体管内部电子自发经过晶体管通道的硅底板进行的从负极流向正极的运动，也便是漏电。并且跟着芯片中晶体管数量添加，本来仅数个原子层厚的二氧化硅绝缘层会变得更薄从而导致走漏更多电子，随后走漏的电流又添加了芯片额定的功耗。
为了处理漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比方Intel在其制作工艺中交融了高介电薄膜和金属门集成电路以处理漏电问题；IBM开宣布SOI技能——在在源极和漏极埋下一层强电介质膜来处理漏电问题；此外，还有鳍式场效电晶体技能——借由添加绝缘层的表面积来添加电容值，下降漏电流以到达避免发生电子跃迁的意图。。.。。.
上述做法在栅长大于7nm的时分必定程度上能有用处理漏电问题。不过，在选用现有芯片资料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很简单发生隧穿效应，为芯片的制作带来巨大的应战。针对这一问题，寻觅新的资料来代替硅制作7nm以下的晶体管则是一个有用的处理之法。
石墨烯被视为是一种梦境资料，它具有很强的导电性、可弯折、强度高，这些特功能够被应用于各个范畴中，乃至具有改动未来国际的潜力，也有不少人把它当成是代替硅，成为未来的半导体资料。可是真实把它应用于半导体范畴，还需要战胜不少的困难。
首要，经过前面咱们能够知道，逻辑电路有“0”和“1”，也便是开和关两种状况，而这就需要有“能隙”——电子带着电流之前有必要跃过的能量跨栏。可是由于石墨烯自身的导电功能太好，它没有能隙，也便是只能开，而不能关，这样是不能完成逻辑电路的。假如要使用石墨烯来制作半导体器材，那么咱们还需要经过其他手法，在不损坏石墨烯自身特有的特点下，在石墨烯上面植入一个能隙。现在现已有不少针对这方面的研讨，但要真实处理这个问题还需要适当长的时刻。
1nm那还只是个噱头
美国劳伦斯•伯克利国家实验室（Lawrence Berkeley NaTIonal Laboratory）的一个研讨团队—现已成功研制出栅极（晶体管内的电流由栅极操控）仅长1纳米的晶体管，号称是有史以来最小的晶体管。这下很多人都不淡定了，媒体纷繁呼喊“摩尔规律没戏唱了”。
咱们来看看这个所谓的1nm。咱们知道cmos技能中的晶体管是场效应晶体管，是用一个栅操控一个导电沟道通断来表明0和1的，栅和导电沟道中有一层绝缘电介质，栅加电压，会在沟道处发生一个电场（但没有电荷交流），该电场会改动沟道中的电子输运性质，使得在沟道两头加相同电压，电子输运性质不同，电流不同，显示出开关性。
导电沟道缩短过程中，电子的输运特性会发生变化，这是电子的运动性质决议的。而这个过程中对电流的调控越来越难，要么开态太小，要么关态太大，除此外还经历过栅介质漏电等问题。
假如用单根的碳纳米管作为栅，栅的宽度便是碳纳米管宽度，但问题在于他的导电沟道没有缩短，现有的场效应晶体管栅彻底掩盖沟道的比较多（调控效果强），让咱们误认为栅的标准就能够代表晶体管的特征标准，那篇文章在这上面取了个巧，所以那个晶体管不必定就只有1nm。
并且，本次外媒报导的劳伦斯伯克利国家实验室将现有最精尖的晶体管制程从14nm减缩到了1nm，其晶体管便是由碳纳米管掺杂二硫化钼制作而成。不过这一技能成果只是处于实验室技能打破的阶段，现在还没有商业化量产的才能。至于该项技能将来是否会成为干流商用技能，还有待时刻查验。
这只是是一项在实验室中的技能打破，哪怕退一步说，该项技能现已老练且能够商业化，由于其在商业化上的难度远远大于Intel正在研制的10nm制作工艺——其本钱将昂扬地无以复加，这会使选用该技能出产的芯片价格居高不下。
引荐阅览：
台积电预告2017年第二季10纳米芯片将会量产，7纳米制程的量产时刻点则将落在2018年上半。反观英特尔（Intel），其10纳米制程量产时刻确定将延后到2017下半年。但英特尔高层着重，7纳米制程才是决胜要害，由于7纳米的制程技能与资料将会有严重改动。
打破摩尔规律 台积电17年要试产7nm芯片
