在新式赛灵思 FPGA 上运用低电压差分信号（LVDS），只需一个电阻和一个电容就能够数字化输入信号。因为现在这一代赛灵思器材上供给稀有百个 LVDS 输入，理论上运用单个 FPGA 就能够数字化数百个模仿信号。
咱们团队近期探究了或许的规划范畴的一隅，对中心频率为 3.75MHz 和精度为 5 位的有限带宽输入信号进行了数字化，一起还针对 128 元线性超声阵列换能器的输出信号研讨了多种数字化计划。首要让咱们具体介绍一下演示项目。
2009 年赛灵思推出了 LogiCORE™ 软 IP 核。结合外置比较器、一个电阻和一个电容，就可完结一种能够数字化频率高达 1.205kHz［1］ 输入信号的模数转化器（ADC）。
用 FPGA 的 LVDS 输入替代外置比较器，一起结合运用增量调制器 ADC 架构，仅运用一个电阻和一个电容就能数字化频率高得多的模仿输入信号。
ADC 拓扑和试验渠道
运用赛灵思 FPGA 上的 LVDS 输入完结的单通道增量调制器 ADC［2］的方框图见图 1。这儿模仿输入驱动 LVDS_33 缓冲器非反相输入，输入信号规模根本为 0-3.3V。以比模仿输入信号频率高得多的时钟频率对 LVDS_33 缓冲器输出进行采样并经过一个 LVCMOS33 输出简略并且所用元件数少，让这个办法颇具吸引力。并且因为 LVDS_33 输入缓冲器有相对较高的输入阻抗，在许多运用中传感器输出能够直接连接到 FPGA 输入，无需前置放大器或缓冲器。
缓冲器和一个外置一阶 RC 滤波器反应给 LVDS_33 缓冲器的反相输入。选用这一电路，只需挑选适宜的时钟频率 （F）、电阻 （R） 和电容 （C），反应信号就会跟从输入模仿信号。
作为实例，图 2 显现的是在 F=240MHz、R=2K 和 C=47pF 时的输入信号（黄色、通道 1）和反应信号（蓝色、通道2）。所示的输入信号是用 Agilent 33250A 函数发生器运用其 200MHz、12 位恣意输出函数功用生成的。输入信号的傅里叶转化由小组运用的Tektronix DPO 3054 示波器核算完结，显现为赤色（通道 M）。在这些频率上，示波器探头的输入电容（以及接地问题）不会下降示波图所显现的反应信号的质量，但图 2 确实表现了该电路的运转状况。
经过对 1 Vpp 3.75MHz 正弦波运用布莱克曼–纳托尔 （Blackman-Nuttall） 窗口，咱们界说了图 2 所示的有限带宽输入信号。尽管理论上窗口化信号的本底噪声根本比中心频率的起伏小 100dB，Agilent 33250A 函数发生器的采样频率和 12 位精度让演示信号质量远逊于理论水平。因为换能器的机械特点，很多超声换能器发生的中心频率挨近 3.75MHz 的输出信号自然是有限带宽信号，因而对选用这种办法来说是抱负的信号源。
图 1 – 运用一个外部电阻和一个外部%&&&&&%的单通道增量调制器 ADC。
图 2 – 该示波图所示的是 F=240MHz、R=2K 和 C=47pF 时 Agilent 33250A 函数发生器发生的 3.75 MHz 输入信号（黄色，通道 1）和反应信号（蓝色，通道 2）。由 Tektronix DPO 3054 示波器核算完结的输入信号傅里叶转化显现为赤色（通道 M）。
咱们运用 Digilent Cmod S6 开发模块［3］合作安装在小型 PCB 上的赛灵思 Spartan®-6 XC6SLX4 FPGA，并运用 8 个RC 网络和输入连接器，让圆形体系来一起数字化多达 8 路信号，即得到图 2 所示的图。每个通道并联端接一个 50Ω 的接地电阻，以正确端接信号发生器的同轴电缆。需求留意的是为完结这样的功能，咱们小组将 LVCMOS33 缓冲器的驱动强度设置为 24mA，压摆率设置为 FAST，如图 5 中的实例 VHDL 源代码中记载的状况。
定制的原型电路板还支撑运用 FTDI FT2232H USB 2.0 微型模块［4］，用于把数据包化的串行比特撒播输到主机 PC 上供剖析。图 3 所示的是当馈给图 2 的模仿信号时，原型电路板发生的比特流的傅里叶转化起伏。与 240MHz 采样频率的分谐波有关的峰值清晰可见，别的还有与输入信号相关的 3.75MHz 频率下的峰值。
图 3 – 本图所示的是与图 2 相关的装备发生的比特流的傅里叶转化
很多抽头
经过给比特流施加带通有限脉冲响应 （FIR） 滤波器，就能够发生模仿输入信号的 N 位二进制表达：ADC 输出。可是因为数字比特流的频率远远高于模仿输入信号，用户需求运用带有很多抽头的 FIR 滤波器。不过因为被滤波的数据只要 0 和 1 两个数值，所以无需运用乘法器（只需求加法器将 FIR 滤波器系数相加即可）。
图 4 – 运用中心频率为 3.75MHz 的 801 抽头带通滤波器发生的 ADC 输出。
图 4 所示的 ADC 输出是在主机 PC 上运用咱们用免费在线 FIR 滤波器规划东西 TFilter［5］规划的中心频率为3.75MHz 的 801 抽头带通滤波器发生的。该滤波器在 2.5MHz – 5MHz 通带外的衰减率为 36dB 乃至更高，3MHz – 4.5MHz 之间的纹波为 0.58dB。
图 4 所示的 ADC 输出信号的精度大约为 5 位。这是终究的过采样率的函数，用户能够运用针对较低输入频率优化的规划来取得更高精度。
图 4 所示的 ADC 输出信号在 240MHz 上也被严重地过采样，能够大起伏缩小 ADC 输出带宽。在带通滤波器和抽取模块的硬件完结中，在经过抽取将有用采样率降至 1/16 到 15MHz 时（比有限带宽输入信号的最高频率快 3 倍），能够只核算第 16 个滤波器输出值，然后下降硬件需求。
图 5 所示的是与 Digilent Cmod S6 开发模块结合运用，发生图 2 所示的反应信号以及与图 3 的傅里叶转化有关的比特流数据的 VHDL 源代码。一个 LVDS_33 输入缓冲器直接实例化
并别离连接到模仿输入和反应信号 sigin_p 和 sigin_n。内部信号 sig 由 LVDS_33 缓冲器的输出驱动，并由内置的触发器采样，以发生 sigout。信号 sigout 是经滤波用于发生N位ADC输出的串行比特流。咱们运用免费的赛灵思 ISE® Webpack 东西完结该项目［6］。
VHDL 源代码
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; LIBRARY UNISIM ;
USE UNISIM.VCOMPONENTS.ALL ;
ENTITY deltasigma IS
PORT （clk ：IN STD_LOGIC ;
sigin_p ：IN STD_LOGIC ;
sigin_n ：IN STD_LOGIC ;
sigout ：OUT STD_LOGIC） ; END deltasigma ;
ARCHITECTURE XCellExample OF deltasigma IS SIGNAL sig ：STD_LOGIC ;
BEGIN
myibufds:IBUFDS
GENER%&&&&&% MAP （DIFF_TERM =》FALSE，
IBUF_LOW_PWR =》FALSE， IOSTANDARD =》 “DEFAULT”）
PORT MAP （O =》 sig，
I =》 sigin_p， IB =》 sigin_n）;
mydeltasigma:PROCESS（clk） BEGIN
IF （clk = ‘1’ AND clk’EVENT） THEN
sigout 《= sig ; END IF ;
END PROCESS mydeltasigma ; END XCellExample ;
UCF文件
NET “clk” LOC = J1 |IOSTANDARD = LVCMOS33; NET “sigin_p” LOC = N12|IOSTANDARD = LVDS_33; NET “sigin_n” LOC = P12|IOSTANDARD = LVDS_33;
NET “sigout” LOC = P7 |IOSTANDARD = LVCMOS33| SLEW = FAST|DRIVE = 24;
图 5 所示的是 VHDL 代码和与图 1 的电路相关的 UCF 文件部分。
削减元件数量
本文描绘的 ADC 架构现已被近期宣布的几篇文章不精确地引用为德尔塔-西格玛（ΔΣ）型架构［7］。尽管真实的ΔΣ型 ADC 有优势，这种办法的简便性和元件数少使之对部分运用有吸引力。并且因为 LVDS_33 输入缓冲器有相对较高的输入阻抗，在许多运用中传感器输出能够直接连接到 FPGA 输入，无需运用前置放大器或缓冲器。这在许多体系中都能表现出显着的优势。
本文办法的另一个优势是经过叠加能够“混合”多个串行比特流，运用单个滤波器就能康复输出信号。例如在根据阵列的超声体系中，串行比特流能够延迟时间来完结聚集算法，然后以向量办法相加，这样运用一个滤波器就能康复数字化且聚集的超声波向量。
运用 FIR 滤波器生成 ADC 输出是一种简略直观的暴力办法，这儿首要用于演示意图。在大多数规划中，ADC 输出将运用传统的积分器/低通滤波器解调器拓扑［2］生成。
参考资料
1. XPS 西格玛-德尔塔（ΔΣ）型模数转化器（ADC） V1.01A，DS587，2009 年 12 月 2 日
2. R. Steele， 增量调制体系， Pentech Press （伦敦）， 1975 年
3. Digilent Cmod S6 参考手册，Digilent Inc 公司， 2014 年 9 月 4 日
4. FT2232H 微型模块产品说明书，V1.7，Future Technology Devices International Ltd.公司，2012 年
5. TFilter，免费在线 FIR 滤波器规划东西，http://t-filter.engineerjs.com/
6. USE 深度教导，UG695 （V13.1），赛灵思公司，2011 年。
7. M.Bolatkale 和 L.J。Breems，高速和大带宽西格玛-德尔塔（ΔΣ）型 ADC
