导言
跟着国防工业对准确制导武器要求的不断进步，武器体系整体规划方案的日趋杂乱，以及电子元器材水平的飞速发展。导引头信号处理器的功用越来越杂乱，硬件规划越来越大，处理速度也越来越高，并且产品的更新速度加速，生命周期缩短。完结功用强、性能方针高、抗干扰才能强、作业安稳牢靠、体积小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器现已势在必行。曩昔单一选用单片机或DSP处理器建立信号处理器现已不能满意要求。针对现有技能的不足之处，本文提出一种根据FPGA和3片DSP的方针辨认与定位并行处理器。首要处理现在信号处理办法在水中武器中的运用难题，进步武器的智能化与战技方针。
1 体系规划方案
本文规划了一种根据FPGA和3片DSP的方针辨认与定位并行处理器。如图1所示，其特征在于：
(1)端口操控CPLD芯片、体系数据缓存与通讯FPGA芯片、3个DSP处理芯片、体系电源模块、多路并行ADC模数转化芯片、有源晶体振荡器、LCD输出显现模块。
(2)将FPGA作为体系数据缓存、通讯与操控中枢，以此为中心，经过数据与操控总线联接端口操控CPLD芯片，经过EMIF总线别离联接DSP(A)、DSP (B)和DS (C)处理芯片。
(3)端口操控CPLD芯片的输入端联接多路并行ADC模数转化芯片，输出端口联接LCD输出显现模块。
(4)有源晶体振荡器与FPGA芯片联接，FPGA芯片将有源晶体振荡器分为4路时钟信号输出，别离输出到CPLD和3片DSP芯片。
(5)体系电源模块为5V单电源供电，发生体系需求的3. 3V、2.5V、1.2V电源电压。
(6)多路并行ADC模数转化芯片对阵列接纳信号进行收集，将收集的数据传输到CPLD缓存空间中，CPLD缓存空间半满后将数据传输到FPGA数据存储FIFO中，并将数据转化为复数数据保存；
(7) DSP (A)、DSP (B)和DSP (C)处理芯片关于收集的数据选用并行别离算法进行盲别离和盲解卷积定位，然后对盲别离各信号进行支撑向量机分类，DSP (A)、DSP (B)和DSP (C)处理芯片别离并行对待辨认别离信号进行3类舰船的信号的辨认，比较3个DSP的辨认成果，完结方针信号分类，将别离信号辨认结束，输出至FPGA归纳定位与分类结毕，并将成果经过CPLD输出到LCD显现。
图1体系原理图
多通道ADC对阵列接纳信号进行收集，将收集数据传输到CPLD缓存空间中，CPLD缓存空间半满后将散据传输到FPGA数据存储FIFO中，井将数据转化为复数数据保存，等候处理，然后完结了ADC的接连高速收集，一批数据收集完结后，用3DSP盲信号并行别离算法进行盲别离和盲解卷积定位，之后．对盲别离各信号进行支撑向量机分类，3片DSP别离并行对待辨认别离信号进行3类舰船的信号的辨认，比较3个DSP的辨认成果，完结方针信号分类，直到讲待分类的别离信号辨认结束，最后由FPGA归纳定位与分类成果，并将成果经过CPLD输出到LCD显现。
2 详细体系规划
FPGA在实时并行核算完结规范数字信号处理算法的才能远强于DSP，因而数字接纳体系信号处理要用到的FIR滤渡、FFT、IFFT等算法，在FPGA中完结要远快于DSP，且FPGA厂商供给了非常丰厚易用的能完结数字信号处理的参数Core，能够大大简化开发进程。并且，FPGA有很多乘法器和存储器资源，支撑规划高度并行的架构，可有用进步实时性、集成度和安稳性。而DSP用来进行其他杂乱信号处理，比方主动方针辨认、抗干扰等。
2.1电路构成
本体系包含一片端口操控CPLD芯片，一片体系数据缓存与通讯FPGA芯片，三片DSP处理芯片，一片串口通讯芯片，一片USB通讯芯片，一片3.3V电源芯片，一片2.5V电源芯片，一片1. 2V电源芯片，一片多路并行ADC模数转化芯片．一片多路并行DAC数模转化芯片，一片Flash存储器，三片SRAM存储器，一片EPCS存储器，一个有源晶体振荡器．一个无源晶体振荡器，一个PS2键盘接口，一个USB接口，一个申口接口，一个SD卡卡座，一个LCD显现模块．
DSP芯片：TMS320C6713 DSP是TI推出的一款C6000系列32位高速浮点型DSP芯片，时钟最高频率为225MHz，最大处理才能到达2400MIPS，选用二级缓冲处理，4kByte直接匹配的程序缓冲LIP．4kByte可匹配的数据缓冲LID，256kByteL2额定匹配内存。32位外部存储器接口，可无缝衔接SRAM，EPROM、Flash、SBSRAM和SDRAM；其外设EDMA支撑无需CPU参加能够在答应的地址空间里传送数据，扩展总线，具有主机口和I/O端口操作等功用，多通道缓冲串口，其经过装备能和多种串行通讯接口通讯。两个32位通用定时器等。
FPGA芯片：EP3C25Q240C8N是ALTERA推出的一款功耗最低、成奉最低的Cyclone III系列高性能FPGA，具有24,624个逻辑单元，66个M9K存储块，一共608,256 Bits的RAM，66十18 *18乘法器，4个PLL，别的，其内部还有20个可独立作业的时钟网络，240个外部引脚供给了148个通用I/O，能够彻底满意多DSP的互联。其丰厚的内部资源能够供给多种数据交换形式，进一步选用嵌入式Nios II处理器，其自身亦能够作为强壮的数据处理器运用，配个其并行的核算结构和较高的运行频宰，特别合适效据先期处理的核算处理器运用。
CPLD芯片：EPM3128ATI100 -10N是ALTERA推出的一款根据CMOS EEPROM结构的MAX 3000A系列的高性能可编程器材，具有2,500可用逻辑门，128个宏单元，多大98个可用I/O口，最高时钟频率192. 3MHz，接口电压兼容Sv．3.3V，2.SV等，是抱负的数据转化与通讯操控器材，体系中用于扩大FPGA的I/O口，作为数据转化、缓冲与通讯桥路。
