一、前语
跟着体系功率预算的不断紧缩，迫切需求新式低功率元器材。对通讯基础设施而言，电路板冷却、机箱体积小型化以及体系可靠性在体系规划中都起着重要的作用。对e-运用，电池寿数、热耗散和小体积尺度是首要的规划难点。选用智能器材，辅以正确的规划技巧添加了契合功率预算的可能性。尽管可编程逻辑器材(PLD)有很好的功用，但是却以献身功耗为价值。Actel公司的抗熔断型FPGA供给低功耗且高功用运用的抱负解决计划。本文包含Actel eX系列以及SX/SX-A系列器材，具体描绘了器材的结构特色与规划技巧。
二、抗熔断型FPGA的结构与特色
Actel公司的抗熔断型FPGA是用先进的CMOS工艺制造的，内部选用专利的金属-金属抗熔断元件。抗熔断互连就象纯金属互连相同，而与用晶体管开关的SRAM互连天壤之别。抗熔断结构消除了CRAM互连开关中图腾柱结构的功耗，而且缩小了器材的尺度，使悉数连线资源都坐落硅片的顶部。这种结构能够更形象地用掩埋在金属层上的“模块海洋”来描绘，极大地削减了芯片的尺度以及开关的电阻与电容，然后下降了功耗(图1)。
分段式连线资源
该类器材选用分段式连线资源，其容量是连线的长度，宽度和负载的函数。分段式连线较全长式短，因而电容也较小。分段结构还答应堵截未运用连线，进一步减小了电容。当信号需求传输较长间隔时，可将多个线段衔接在一起，这是经过连线开关完结的。因为这类开关是快速且低功耗的，因而不会添加功耗与延时。eX以及 SX/SX-A结构选用称为Fastconnet与Directconnect两种立异的部分连线资源将逻辑块衔接在一起。此外，器材还具有由不同段长度组成的其它连线资源，以备需求较长间隔的连线信号衔接运用。
低功耗方式引脚
eX器材供给一个专用的低功耗引脚，这是下降功耗的又一种手法。它能封闭一切的内部电荷泵，将静态电流下降至简直为0。当然用户有必要细心地处理某些边缘效应，这将在下文具体评论。
细晶粒结构
粗晶粒PLD与FPGA逻辑的功率比Actel细晶粒逻辑块低，因而浪费了许多逻辑功用。Actel eX，SX/SX-A系列是在细晶粒4输入MUX根本结构上构建的，且备有多个操控输入。一个单元能完结多达5个输入的逻辑功用，使逻辑映射功用更有用。这种细晶粒结构与很多的且分段的连线资源相结合，有助于在不献身功用的条件下下降功耗。
非易失性与通电时即时作业
因为Actel FPGA选用抗熔断技能，本质上对错易失性的，在通电时能即时作业，器材在通电序列中无需进行重构，信息是永久性编程的，信息的存储与坚持不用耗电流，然后减小静态电流，下降功耗。器材不用带着通电体系引导程序的PROM，因而是一种高功用的单片解决计划。
三、下降功耗的规划技巧
依据CMOS的规划首要耗费三类切率：内部的(短路)、漏电的(静态的)以及开关的(电容)。当门电路瞬变时，VDD与地之间短路衔接耗费内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电形成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍下降静态功耗和动态功耗的规划技巧。
下降静态功耗
尽管静态电流与动态电流比较能够忽略不计，但是对电池供电的手持设备就显得十分重要，在设备通电而不作业时更是如此。静态电流的要素很多，包含处于没有彻底关断或接通的状况下的I/O以及内部晶体管的作业电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技能中，坚持编程信息也需必定的静态功率。抗熔断是一种非易失性技能，因而信息存储不用耗静态电流。
下面介绍几种下降静态功耗的规划办法：
·驱动输入应有充沛的电压电平，因而一切晶体管都是彻底通导或封闭的。
·因为I/O线上的上拉或下拉电阻要耗费必定的电流，因而尽量避免运用这些电阻。
·少用驱动电阻或双极晶体管，这些器材需坚持一个恒定电流，然后添加了静态电流。
·将时钟引脚按参数表引荐条件衔接至低电平。悬空的时钟输入会大大添加静态电流。
·在将规划划分为多个器材时，削减器材间I/O的运用。
eX器材LP办法引脚的运用
Actel eX系列规划了特别的低功率“休眠”方式。在该引脚驱动至高电平800ns后，器材进入极低功率待机方式，待机电流小于100μA。在低功率方式下，一切 I/O(除时钟输入外)都处于三态，而内核悉数断电。因为内核被断电，触发器中存储的信息会丢掉，在进入作业方式(在引脚驱动至低平200ms后)时，用户需再次对器材初始化。相同，用户也应封闭一切经过CLKA、CLKB以及HCLK输入的时钟。但是这些时钟并不处于三态，时钟就可进入器材，然后添加功耗，因而在低功率方式下，时钟输入有必要处于逻辑0或逻辑1。
有时用户很难阻挠时钟进入器材。在此场合，用户可运用与CLKA或CLKA相邻的正常输入引脚并在规划中加进CLKINT。这样，时钟将经过接近时钟引脚的正常输入进入器材，再经过CLKINT向器材供给时钟资源。
选用这种输入电路后，因为惯例I/O是三态的，因而用户不用忧虑时钟进入器材。当然，添加一级门电路会发生0.6ns的较大时钟延时，幸亏这在大都低功率规划中是能够承受的。留意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。
此外还要留意，CLKINT只可用作连线时钟，HCLK并不具有将内部走线网衔接到HCLK的才能，因而HCLK资源不能被惯例输入驱动。换句话说，假如运用LP引脚就不能运用HCLK;运用HCLK时就应在外部切断时钟信号。
下降动态功耗
动态功耗是在时钟作业且输入正在开关时的功耗。对CMOS电路，动态功耗根本上确认了总功耗。动态功耗包含几个成分，首要是电容负载充电与放电(内部与I/O)以及短路电流。大都动态功率是内部或外部电容向器材充、放电耗费的。假如器材驱动多个I/O负载，很多的动态电流构成总功耗的首要部分。
对规划中给定的驱动器，动态功耗由下式核算
p=CL×V 2 DD×f
式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。
因为VDD是固定的，下降内部功耗就要下降均匀逻辑开关频率，削减每个时钟沿处的逻辑开关总数、削减连线网络，特别是高频信号连线网络中的%&&&&&%值。对低功率规划，需求从体系至工艺的每个规划等级中采纳相应预防办法，等级越高，作用越好。
四、削减开关活动量的规划办法
削减开关动作可在规划流程中的各个等级加以操控。当然，在规划周期开始阶段的结构确认影响最大。规划者应统盘考虑时钟门控、总线时分复用、削减毛刺、运用功率低的数据通路元件、削减高开关信号的逻辑电相等。下面叙说某些常用的技巧。
时钟门控
这是最广泛运用的办法，即在器材末运用时切断时钟来下降功耗。但是正确地切断时钟十分重要。门控信号与门控逻辑应正确地规划，以消除时钟线上的任何毛刺。再者，门控逻辑会添加时钟的延时，影响树立时刻与坚持时刻。因为抗熔断是一种极快速的技能，引进的延时很小且简单操控。在运用时钟门控时，用户应细心地安顿门控逻辑，将时钟网络的延时下降到最小限度。典型的门控逻辑如图3所示。
防护技巧
这是一种在块输出不用时避免输入信号使块开关作业的技巧。例如考虑一个乘法器，它的输出仅在某些特定条件下才运用。在此场合可添加一个锁存器，这样每逢输出不用时，乘法器的输入将阻挠不用要的开关动作带入乘法器(图4)。一个锁存器只需一个组合单元，并不占用过多芯片面积。
总线复用
高密度规划的布局有必要留有空位并相当地打开，才可完结，这便导致连线长，每个线上开关多，这些要素发生不良的时序成果并添加了功耗。此外，块中的逻辑趋向于分类集结在一起，总线跨过不同块时需走过较长的间隔。在一个规划中选用时分复用宽总线技能，可削减总线的数量，有利于时序和功耗。再者，在DSP规划中，数据是相关的，这表明大大都数据位并未改动状况。带着相关数据的总线应尽量复用在一起，进一步削减MUX、DEMUX逻辑中的开关活动(图5)。
削减毛刺与流水作业
毛刺是信号趋于稳定前不用要的开关动作。每个时钟沿改动了寄存器间组合逻辑的输入。对每个节点而言，不同的输入途径有不同的延时，它将屡次改动状况。节点上的毛刺与该节点的逻辑深度，也便是节点至开始输入的逻辑门个数有关。抵达节点的逻辑锥体越深、越宽，毛刺也越多。下降逻辑深度，削减逻辑锥体的开关输入可削减这类毛剌。流水线、时序驱动组成以及逻辑单元的合理映射能削减逻辑级的数量。
流水线是又一种技巧，它在很长组合途径的中点引进寄存器。寄存器会添加等待时刻，却能添加速度，削减逻辑级。引进附加寄存器添加了必定的功耗，但是能极大地削减毛剌。例如，一个用ACTGEN生成的流水线16×16位不带符号乘法器所耗费的功率比未运用流水线的相同器材少。
下降频频开关转化信号的逻辑深度
重新安排“if-else”表达式，用户可将毛刺或快改变信号移至逻辑锥体的后部。这样既削减开关动作的传达，又下降了功耗。在组成时，组成东西总是企图下降高开关概率输入信号的逻辑级，当输入具有平等开关概率时，最好选用平衡树来组成逻辑。
挑选功率低的数据通路元件
不同的数据通路元件对功耗发生不同的影响。例如，脉动进位具有少扇出，然后削减了逻辑面积，下降了功耗;但是它又运用了深开关传达，因而就有一个利害权衡，折衷考虑。译码器通常是重负荷的，向它供给一个使能信号可在译码器不运用时避免输出的不用要开关动作。对计数器，Gray计数器具有最低开关率，应常常运用。对内部存储器寻址，也应运用Gray寻址。
状况机编码
状况机在传统上是按二进制编码的。但是选用Gray编码，相邻状况可削减瞬变的次数。有时不行能在一切状况中运用Gray编码，则应在状况矢量中添加触发器的数量以削减开关的次数。另一种办法是运用one-hot编码，尽管该编码运用的触发器较多，即可削减组合逻辑的运用，在带多个输出且每个输出是几个状况的函数的状况机中更是如此。依据状况机的方式，规划者可在Gray、One-hot或二进制间进行挑选。
运用异步逻辑
尽管并不常常引荐运用异步逻辑，有时它也能下降功耗。一个比如是前文已提及的时钟门控。时钟大约耗费30%的总动态功率。在eX、SX/SX-A系列中，每个序列元件具有连线时钟的时钟挑选逻辑、一个硬连时钟(HCLK)或惯例连线资源。对每个已运用的触发器，它的时钟挑选逻辑以时钟速率开关。削减时钟输入开关有助于下降功耗。例如一个异步二进制计数器的功耗仅为同步计数器的一半。当然，异步逻辑会带来比如竞赛状况，坚持时刻犯错的时序问题。因而运用异步逻辑时特别引荐运转极小-极大条件下的时序模拟法。
下降时钟速率
尽管时钟速率是固定的，有时也可选用低速并行而不是高速串行的计划。上文已提及，每个触发器都有相应的时钟挑选逻辑，时钟切耗占总功耗的很大一部分。任何旨在削减时钟开关动作的办法都有助于下降功耗。因为Actel的模块和连线结构具有低功率特片，运用附加逻辑模块来补偿较低时钟速率仍是能节约功率的。
