摘要 本规划在依据Xilinx Virtex-6 FPGA内嵌PCI Express Core的基础上，完结了由PCI Express板卡自动建议的DMA读写，可完结PC和PCI Express板卡之间数据的高速传输。该规划已经在Xilinx评价板ML605上完结调试验证，DMA写内存速度安稳可达1 520 MB/s，满意了高速存储体系的要求。
跟着相控阵雷达、超宽带雷达、数字阵列雷达相继地呈现，雷达的回波数据量在不断地添加，因而对高速收集和大容量数据传输提出了越来越高的要求。前期依据PCI总线的高速数据收集体系在带宽、流量操控和数据传送质量上存在必定缺点，在某种程度上并不能彻底习惯高速大容量数据存储的要求。相比较而言，PCI Expres总线具有明显的技能优势，不只彻底兼容PCI总线，并且全面解决了PCI总线所面对的带宽、流量操控和数据传送质量方面问题，因为运用高速差分总线，时钟频率能够到达较高水平，其总线带宽较PCI总线也有大幅度提高，现在X16的PCI Express峰值带宽能够到达80 GT/s。PCI Express技能的逐渐老练，为高速数据数据传输供给了较好的解决方案。
1 DMA操控逻辑规划
DMA操控逻辑规划如图1所示，首要有PCIExpress Core、接纳引擎、发送引擎、DMA操控状况寄存器和中止操控等要害模块。
1.1 PCI Express Core
首要特点如下：(1)契合PCI Express Base Specification 2.0标准。(2)支撑X1、X2、X4或X8形式。(3)片上GTP/GTX收发器完结PHY。(4)具有拜访PCI Express装备空间和内部装备的办理接口。(5)支撑最大的有用载荷(128～4 096 Byte)。(6)可针对存储器或I/O进行装备的基地址寄存器(BAR)。
1.2 接纳引擎
在PCI Express体系逻辑结构中，接纳引擎首要是在接口时钟的操控下，依照根本TLP接纳时序，解析存储器读写恳求并从TLP中提取所需信息并将其传送到存储器拜访操控器，存储器拜访操控器处理存储器写TLP中写入存储器的数据，并运用存储器中的数据读来呼应存储器读TLP;此外承受引擎首要还担任处理存储器读完结TLP，呼应板卡建议的DMA读操作。
1.3 发送引擎
在PCI Express体系逻辑结构中，发送引擎首要是在接口时钟的操控下，依照根本TLP发送时序，为接纳到的存储器读TLP生成完结包，生成该完结包所需的信息会由存储操控器传送到发送引擎;此外发送引擎还担任建议存储器读写恳求TLP，完结与PC之间数据的DMA读写。
1.4 DMA状况操控寄存器
在PCI Express体系逻辑结构中，DMA状况操控寄存器首要是完结PCI Express Core与Root Complex之间数据的传递。Windows GUI软件装备DMA操控状况寄存器操控DMA操作。DMA操控状况寄存器映射于PCI Express Memory BAR0空间，Windows GUI软件经过Memory Write和Read周期拜访寄存器。Windows GUI软件初始化DMA操控寄存器建议DMA传输，而经过状况寄存器，以中止方法告诉Root Complex DMA传输完结。
1.5 中止操控
当DMA传输完毕时，为及时告诉PC呼应并处理中止，中止操控部分运用核的装备层接口信号发生中止。PCI Express支撑两种中止：音讯信号中止(MSI)和传统中止(Legacy INT)。在PCI Express设备枚举进程中，跟联合领会依据本身对中止支撑的才干设置装备空间中的指令寄存器和音讯信号中止才干寄存器，来决议运用何种中止。
2 PCI Express Masfer DMA读写规划验证
2.1 DMA写规划验证
数据流向：上行FIFO数据→PCI Express Master DMA Write→PC内存→PC硬盘。
整个DMA写进程如下：(1)复位FPGA逻辑，延时1 ms;去除FPGA逻辑，延时1 ms。(2)检测硬件链路初始化。(3)敞开DMA写完结中止。(4)设置DMA写意图地址寄存器，设置DMA写传输长度寄存器。(5)发动DMA写操作，挑选记载途径。(6)等候DMA写完结中止。(7)铲除中止，内存数据转到硬盘。(8)DMA写是否完毕，是则转至进程(9);不然转至进程(4)。(9)停止DMA写，封闭DMA写完结中止，断开记载途径。
下面给出从PCI Express Core到体系内存的DMA写时序，图2是用ChipScope截取的时序图。
T0～T1之间核接纳业务接口上m_axis_rx_tvalid与m_axis_rx_tlast一起有用了8次，即执行了8次PIO内存读写操作。其间第6次为PIO读操作，相应的发送业务接口上s_axis_tx_tvalid与s_axis_tx_tlast有用，发生Cpld完结包以回应PIO读操作。从图中能够看出，DMA状况操控寄存器装备完结后，dma_wr_start信号有用，即发动DMA写操作。尔后PCI Express Core开端在发送业务接口上发送存储器写事物包，事物包的地址、巨细已经在DMA状况操控寄存器中装备。
2.2 DMA读规划验证
数据流向：PC硬盘→PC内存→PCI Express Master DMA Read→下行FIFO数据。
整个DMA读进程如下：(1)复位FPGA逻辑，延时1 ms;去除FPGA逻辑，延时1 ms。(2)检测硬件链路初始化。(3)敞开DMA读完结中止。(4)设置DMA读意图地址寄存器，设置DMA读传输长度寄存器。(5)PC硬盘数据转到内存。(6)发动DMA读操作，挑选回放途径。(7)等候DMA读完结中止。(8)铲除中止，硬盘数据转到内存。(9)DMA读是否完毕，是则转至进程(10);不然转至进程(4)。(10)停止DMA读，封闭DMA读完结中止，断开回放途径。
下面给出从体系内存到PCI Express Core的DMA读时序，图3是用ChipScope截取的时序图。
T1～T2之间核接纳业务接口上m_axis_rx_tvalid与m_axis_rx_tlast一起有用了3次。此处需求阐明的是DMA读操作在装备完寄存器后需求先从PC硬盘将数据转到内存拓荒的数据缓冲区，尔后才干开端DMA读操作，故T1～T2之间核接纳业务接口上m_axis_rx_tvalid与m_axis_rx_ tlast有用为装备DMA读地址和发动DMA读操作。当DMA读操作发动后，核的发送业务接口上s_axis_tx_tvalid与s_axis_tx_tlast有用，发送存储器读恳求包，当PC收到PCI Express Core宣布的存储器读恳求包后会依据TLP中的信息回复相应的Cpld完结包。依据PCIExpress总线标准中对PCI Express序的规则，答应接纳业务接口在接纳Cpld完结包的一起发送业务接口在发送存储器读恳求包，见图中T1～T2之间所示。
2.3 PCI Express中止操控
当DMA写完毕，即dma_wr_done或dma_rd_done其间之一有用时，用户应该经过装备接口cfg_interrupt和cfg_interrupt_assert来提交中止，当核接纳到有用中止时将cfg_interrupt_rdy置为有用，表明中止恳求被承受。PC经过读DMA中止寄存器然后招领中止业务，呼应处理中止后铲除中止。用ChipScope捕获的DMA读写完结中止时序，如图4所示。
3 体系功能测验
体系功能测验成果如表1所示。存储器读写DMA数据有用带宽测验为DMA发动到最终一个存储器写TLP或最终一个存储器读完结包，测验数据总量为8 GB。
测验渠道：Xilinx ML605开发板(Virtex-6 FPGA);Windows7 64位操作体系，Windriver驱动;PCIExpress链路宽度：X8，PCI Express Core版别：V2.5;MaxPayload Size：128 Bytes;Max Read Request Size：512 Byte;Root Complex Read Completion Boundary：64 Byte。
4 完毕语
研讨了依据Xilinx PCI Express Core的高速DMA读写规划，适用于现代雷达体系和高速数据收集体系的要求，并具有杰出的移植和扩展性。文中给出了DMA规划框图，并对体系各部分进行了剖析。体系规划中首要研讨了PCI Express Master DMA读写规划及中止操控，并给出了DMA读写和中止操控的采样时序，经过体系功能测验数据，能够看出本文所规划的依据Xilinx PCI Express Core的高速DMA读写能够满意高速信号处理的要求。
