与只是几年前比较，当今的嵌入式产品现已变得愈加杂乱和愈加先进。规划自身可包含一个FPGA以及一个独自的图形处理器（GPU），外加多个用于视频端接、USB、无线网络、以及高速有线以太网、工业Modbus或现场总线的衔接端口。每个处理器以及相应的子体系都需求仅有的与其他时钟无相关的频率和类型，因而，它们需求自己的时钟信号。规划一个能发生这些互相不同、具有所需精度功用的时钟体系，并将其分配到各自的负荷，是产品规划工程师所面对一切问题中的新应战。
要供给这些时钟，一种直接和清楚明了的办法好像很简略，即可以根据需求选用多个时钟发生器IC，并将其放置在PC板上各个方针负载邻近，或许选用一个由主时钟驱动的时钟树架构，如图1所示。这种做法至少从理论上可以处理多时钟的问题，因为每一个负载设备的需求可以经过量身定做的时钟信号来满意。并且，因为每个时钟源都接近其负载，时钟之间以及时钟与信号之间的串扰都得到下降，然后最大极限地减轻了附加的时钟颤动和畸变问题。
图1：运用单一主时钟以及具有本地时钟发生器的时钟树是一种供给所需多个本地时钟的办法，但这种办法会影响本钱（BOM，价格，占位面积）和功用，有必要细心研讨。
为每个方针负载装备一个时钟IC的处理计划看似颇有吸引力，但也有许多不利要素，例如：
1.选用多个独自的时钟发生器IC直接导致BOM（物料清单）本钱升高，以及办理和收购这些不同IC所发生的物流问题。
2.需求较大的PC电路板空间，而该问题几乎在每一个规划都很受限。
3.假如运用独自的、单路输出时钟发生器，而不是选用一个分布式时钟树，每一个时钟都需求自己的晶振，这将增大本钱和电路板空间。
4.运用“时钟树”来发生终究的多个时钟会增加本钱、占用空间、时钟颤动和差错堆集。
5.选用多个IC会进步全体功耗。
6.若运用多个时钟发生器IC，每个新的规划都具有不同的电路板布局和时钟组件，使得难以在公司产品线不同产品之间重用体系规划。
在特定情况下每一个要素多么重要取决于详细规划、其优先事项、以及各种权衡。在多处理器体系中，针对每一个所需的共一起钟，假如决议选用一个时钟发生器加上一个晶振的计划会发生许多意想不到的结果。
代替计划的优势
走运的是，还有别的一种办法可以在很大程度上战胜多处理器规划中运用多个独自时钟发生器IC的坏处。一个多输出、可编程时钟发生器可以经由一个单一晶振来供给多路独立的输出，因而可以代替两个、四个、或更多个时钟。这些IC可具有多种输出选项、装备、以及频率规模，也可以面向多种运用。
在挑选一个多路输出时钟发生器时，要害一点是要使其功用与各种时钟负载的需求相匹配。在许多规划中，各种不同的负载不只具有不同的频率，当然也具有不同的电压、格局、上升/下降时刻最大值、以及颤动方针。高端FPGA或SoC器材与用在同一规划中的低速通讯链路比较，，其时钟将具有更严厉的要求，但规划者却希望挑选单一时钟发生器IC来满意一切不同的需求。
最新一代的可编程时钟发生器可以完结这些方针，尤其是可以满意一些较为困难的要求。例如，Xilinx公司的 Virtex-6和Virtex-7FPGA别离具有480 Mbps至6.6 Gbps，2.488 Gbps至11.18 Gbps数据速率的收发器，每个通道原始数据速率高达5.0 Gbps的PCI Express Base，以及一个支撑10/100/1000 Mbps链路的以太网MAC模块，如图2所示。
图2： Xilinx公司供给的Virtex 6等FPGA具有高功用密度和极高带宽数据链路，具有成帧（framing）、增强型前向纠错（EFEC）的100GE MAC光学接口，以及选用两个Virtex-6 HX565T FPGA经过Interlaken总线完结的ASIC（或背板）接口。
为了满意规划师根据这些FPGA完结电路规划的需求，IDT公司推出了VersaClock6系列可编程时钟发生器，如图3所示。VersaClock6时钟发生器可供给2至8路可装备输出（可挑选为LVDS或LVPECL）以及2个、3个、或4个一次性可编程（OTP）装备，取决于挑选的详细器材。一切时钟发生器包含一个分数输出分频器架构以取得最高的灵敏性，并能发生1至350MHz之间的任何频率。该系列产品的最明显特点是可以保证均方根（RMS）相位颤动方针大大低于500 fs（0.5ps），如图4所示。
图3：IDT公司的VersaClock 6系列时钟发生器具有2个至8个可装备LVDS或LVPECL输出，每个都可完结1 到350 MHz之间的用户可编程频率。
图4：选用156.25和312.5MHz参阅时钟，丈量得到的相位颤动别离稍微高过400fs（0.4ps）和350 fs（0.35ps）均方根值，如这些位噪声曲线所示，超过了最新FPGA的要求。
以运用实例阐明其优势
那些有必要支撑SMPTE 424标准的规划可以作为很好的例子来阐明运用一个可编程多输出器材的优点。SMPTE 424标准又称为3G-SDI，它针对高功用3 GbpsSerDes（串行/解串器）功用具有十分严厉的眼图颤动标准，以满意所希望的误码率（BER）方针。 ［SMPTE为电影与电视工程师学会，是世界公认的标准化组织，其办理的标准包含数字电视传输高速串行物理接口，一般被称为SDI或串行数据接口］。首要的强制性要求包含：
·时序颤动2.0 UI最大值，峰值到峰值，频率规模从10Hz到100kHz
·校准颤动标准（Alignment jitter）0.3 UI最大值，峰值到峰值，频率规模从100 kHz至297 MHz，引荐0.2 UI（一个单位距离（UI）是两个相邻信号改变的时刻距离，为时钟频率的倒数）。
在技能方面愈加具有应战的是，许多播送视频规划需求一起支撑NTSC和PAL HDTV标准，这意味着它们需求一起具有148.5MHz和148.5 /（1.001）MHz的参阅时钟。此外，播送视频产品需求支撑IP视频（VoIP）的趋势意味着这些规划也或许需求支撑10GEPHY（10千兆以太网物理层），所以，一般需求作业在156.25 MHz的一个附加参阅时钟。
因为Xilinx 7 系列FPGA具有集成式、高功用GTX / GTH / GTP收发器，因而一般被选用于这些支撑SMPTE标准的规划。为了满意SMPTE 424眼图颤动标准，赛灵思（Xilinx）公司针对用于驱动这些SerDes功用的参阅时钟规则了十分严厉dBc/Hz相位噪声要求。假如相同的Xilinx 7系列GTX /GTH/GTP收发器也用于完结10 GbpsSerDes，十分严厉的dBc/Hz的相位噪声要求相同也很要害。这些非整数相关（non-integer-related）时钟频率（148.5 MHz、 148.351648MHz以及156.25MHz）在与每个时钟十分严厉的相位噪声要求结合时，意味着供给一个集成式时钟处理计划是一项重大使命。
走运的是，现已有一种单一器材可以以单个器材归纳一切这些高功用时钟：即IDT公司的通用频率转化器（UFT）系列高端锁相环（PLL）。该系列产品可作为一种高功用组成器，只需求一个简略的、基本形式并行谐振晶体（parallel-resonant crystal）作为其输入参阅。UFT系列的一切产品都支撑每个PLL的一个或两个不同引脚可选装备，并且这些可被预加载到内部一次可编程（OTP）非易失性存储器，用于在加电后直接主动运转，或许运用一个I2C串行接口来设置所需的频率转化装备。
关于SMPTE 424规划，IDT公司的8T49N241可以作为一个高功用、四路输出组成器，如图5所示，其间可以清楚地看到电路板空间的节约以及规划杂乱性。该系列的时钟器材具有这种杂乱运用中Xilinx 7 系列参阅时钟所要求的功用。
图5：一个单一的IDT通用频率转化锁相环（这里是8T49N241）可以用作一个高功用4路输出组成器，可以供给SMPTE需求的低颤动和高精度频率，可替代4个晶振和4个发生器IC。
图6示出了一个典型的由IDT UFT时钟器材发生的156.25MHz输出时钟相位噪声曲线。相位噪声曲线远低于Xilinx Action Note AR# 44549所确认的相位噪声水平。
图6：IDT公司 UFT时钟IC生成的156.25 MHz输出时钟典型相位噪声曲线超过了Xilinx AcTIon Note所确认的噪声要求。
假如规划者挑选运用具有多路输出的一个单一时钟发生器IC，许多因为选用独自时钟IC而发生的问题就会消失或变得更简略。此外，经过为时钟IC增加可编程性，相同的组件和电路板布局可以重用于多个产品或晋级产品。
规划人员在运用单一的时钟IC时，有一点需求紧记。IC的物理方位以及电路板上各个输出到相应负载的布线，都有必要经过建模和仿真。这些关于坚持时钟信号的完整性，并使串扰和噪声，以及关于颤动的影响到达足够低的水平十分必要。走运的是，现在已有的用于高速信号和PCB布局的仿真东西可以完结这些使命，也将有助于保证针对非时钟信号的全体规划功用。
东西，易用性等规划考虑
明显，假如一个用户可编程、彻底可装备的时钟发生器IC不能很容易地进行编程或装备，这关于用户将是一件十分令人懊丧的工作。 IDT公司的TIming Commander软件渠道可以让客户经过一个直观而灵敏的图形用户界面（GUI）对器材进行装备和编程。
图7所示为该渠道的图形用户界面屏幕截图，其间该GUI把8T49N241装备为SMPTE 424运用的高功用四路输出组成器，分数反应PLL与整数及分数输出分频器混合的组合答应8T49N241生成一切的这些输出频率，它们具有0 ppb的（每十亿份）附加组成差错，并且测得的10GE和SMPTE 424时钟相位噪声功用满意Xilinx 7系列的要求。
图7：为了装备SMPTE规划，IDT TIming Commander GUI选用分数反应PLL与整数及分数输出分频器混合的组合来发生一切需求的输出频率。
别的，体系内I2C编程形式可以被用来在上电时为多输出器材编程，以掩盖一次可编程存储器的装备，因而，假如需求可重新装备器材。最终，用户可以别的针对每个输出对的一个独立扩频功用进行编程，以下降体系级的EMI/RFI水平缓其他有关的顾忌，相同，这些也取决于选取的器材。
用户可编程在许多方面关于多处理器体系规划人员协助很大，一起也战胜了选用多个独自、互相独立的时钟发生器所导致的缺点，并且不会影响功用。用户可编程的特功用够凭仗单一器材支撑不同类型和负载需求，因而，“哪个时钟针对哪个负载类型？”等相关问题方便的解决。当然，这些器材不只可以进行频率定制，并且也支撑其他一些要害的标准，可以完结本钱、功用和高能效规划的抱负平衡，而以往的计划往往要面对捉襟见肘的为难。
责任编辑：gt
