作者 胡远冰 电子科技大学 微电子与固体电子学院(四川 成都 610054)
胡远冰(1989-)，男，硕士生，研讨方向：模拟集成电路规划。
摘要：提出一种依据TSMC40LP工艺的输入信号缓冲器，用于12 bit 4 GSPS ADC的缓冲器规划。本缓冲器选用开环源随器结构，由于工艺角和温度改变，开环结构的缓冲器的输出共模将会漂移，导致比较器的输入共模产生漂移，使得比较器的比较成果产生过错。选用Replica共模反应的方法为主缓冲器供给共模，完结缓冲器的输出共模的安稳，防止比较器由于共模改变而作业不正常。为了到达线性度的要求，通过叠层源随器和电容，将输入信号耦合到源随器的漏端，防止了短沟道器材的沟调效应。源随器选用深N阱器材，消除了衬底偏置效应。根源随器供给强壮的输入信号驱动，防止多通道ADC交错时，相互之间的影响。一起驱动大的电容负载，并供给高质量的输入信号。后仿真得到源随器的最小带宽为9.7 GHz，在1 pF负载，500 MHz，800 mVpp输入信号时，SFDR为79.86 dB，满意12 bit 4 GSPS ADC的要求。
0 导言
输入信号缓冲器，能够选用闭环单位增益运放的方法完结，这也是最为常见的方法。关于低速ADC而言，能够不必缓冲器，或许闭环运放的方法，而超高速ADC而言，假如不选用缓冲器，一般封装的寄生电感会使得输入信号质量变差。高速高带宽运用的闭环运放安稳性是很难确保的。缓冲器将供给强壮的输入信号驱动，防止多通道ADC交错时，相互之间的影响。一起驱动大的电容负载，并供给高质量的输入信号。因而关于超高速ADC而言，输入信号缓冲器是至关重要的模块之一。源随器作为ADC的缓冲器，其输出阻抗低，结合ADC的采样电容，能够到达宽带的意图。
1 硬件规划
常见的源随器首要有两种结构：单管源随器[1](Source follower)和超级源随器[2](Super-source follower)。
图1为单管源随器电路及其小信号等效电路，通过小信号等效模型能够核算出输入输出增益和输出阻抗。从其表达式也能够看出，输入输出增益近似为单位增益，输出阻抗小，可是输入输出的线性度受沟道调制效应、衬偏效应(深N阱工艺不受影响)的影响，使得输入输出线性度在高频时敏捷变差。
(1)
由于MOS管的跨导较小，单管源随器的输出阻抗较大，要完结大带宽较为困难，需求较大的功耗。为了进一步减小输出阻抗，选用负反应方法的超级源随器，以输出阻抗减小环路增益的倍数。超级源随器及其小信号等效电路[2]，如图2所示。
当输入信号坚持不变时，输出减小，使得NM1的漏端也减小，PM1的栅源电压增大，流过PM1的电流变大，使得输出电压增大，完结电压负反应，到达安稳输出的意图。依据KCL方程能够得到超级源随器的增益和输出阻抗的表达式：其间rno与rpo分别为NM1与PM1的输出阻抗;r1与r2为电流源的输出电阻。
(2)
假定电流源是抱负电流源，与单管源随器比较具有更大的增益，更小的输出阻抗。可是超级源随器依然存在沟调效应和衬偏效应非抱负要素的影响，导致高频输出信号的线性度变差。调研发现，有不少的文章都在致力于处理上述源随器存在的非抱负效应[3-6]，可是作用不是很抱负，不能运用于超高速ADC。
通过上述的剖析，传统的源随器与超级源随器结构均存在沟道调制效应和衬底偏置效应，会影响高速ADC输入信号的线性度，恶化ADC的功能[7]。依据调研剖析，选用一种处理沟道调制效应和衬底偏置效应的源随器结构[3-4]，一起能够满意超高速ADC的线性度要求。图3为本规划选用的适用于超高速ADC输入信号缓冲器的根本电路结构。NM1、NM2、NM3、NM4构成源随器的首要输入对管。R1、C1处理高频输入时的源随器线性度下降。R3为终端电阻，其共模电压由共模反应部分供给。NM5、NM6、NM7、NM8和Amp构成共模反应。
本规划所选用的源随器电路处理了传统源随器存在的非抱负要素。NM1、NM2、NM3、NM4均为深N阱器材，在规划时不必考虑衬底偏置效应的影响。通过C1、NM3、NM4将输入信号耦合到节点NA、NB，使得NM1、NM2的漏源电压改变减小，减小了沟调效应的影响，进步线性度。传统的规划是不含共模反应的，关于超高速ADC运用的缓冲器规划共模反应需求很高的带宽，在安稳性方面是很难确保的，并且功耗非常大。为了战胜输出输共模随温度和工艺的改变，提出了共模反应的处理方案，为了满意超高速ADC的运用，本规划提出了Replica的共模反应方法，给主源随器供给共模电压，将源随器按份额仿制用于共模反应，那么共模反应部分作业在DC状况，安稳功能够很好地得到满意，功耗也较低。通过共模反应的运用，处理了由于工艺角和温度改变使得输出共模改变的问题，确保后续比较器能够正常作业。
在规划源随器时，依据ADC的目标来核算，关于12 bit 4 GSPS ADC而言，用SFDR近似SNDR核算：
(3)
要到达12位精度，SFDR=74 dB，要到达11位精度，SFDR=67.98 dB。
关于输入buffer，以单极点近似有：
(4)
要求在一个周期内buffer的输出能够树立到0.5 LSB范围内：
(5)
得到输入buffer的带宽满意：
(6)
考虑工艺角和温度改变对带宽的影响，取BW=7 GHz。但实践的时钟包括上升沿、下降沿以及非交叠时刻，树立时刻不会到达一个周期，所以树立时刻会比一个时钟周期要短，因而在规划时取带宽BW=10 GHz。
2 前仿真验证
完结源随器规划后，源随器负载电容为1.5 pF，200 mV的正弦输入信号通过4.7 μF%&&&&&%沟通耦合进入源随器。图4为Buffer各个Corner下的带宽前仿真如图4所示(SSHT最小为10.8 GHz)。
对源随器的输出进行FFT剖析，得到不同工艺角下源随器输出的线性度(SFDR)，如表1所示。
前仿真能够看到，本次规划缓冲器，在低频的线性度均在85 dB以上，1.8 GHz输入信号时，线性度均在71 dB以上，满意12 bit 4 GSPS ADC的运用要求。
3 后仿真验证
在该源随器通过前仿真验证后，充分考虑匹配和减小寄生，进行地图完结，进行寄生参数提取，完结后仿真验证。图5为TT Corner下源随器输出信号在不同输入信号频率时，输出信号的频谱，从中能够得到SFDR参数，不同Corner的计算成果如表2所示，与前仿真比较，后仿真线性度有必定的减小，最小带宽大于9.6 GHz。均满意12 bit 4 GSPS ADC的要求。
4 定论
本次规划所提出的源随器结构，适用于超高速ADC的输入信号缓冲器，处理了传统缓冲器存在的沟调效应和衬偏效应。提出了Replica的共模反应方法，为缓冲器供给共模，处理了ADC缓冲器的输出共模在工艺角和温度改变后产生漂移的问题。仿真验证得到源随器的低频线性度均在73 dB以上，奈奎斯特频率输入的线性度均在65 dB以上，满意12 bit 4 GSPS ADC规划需求。
参考文献：
[1]M.J.Kramer,E.Janssen,K.Doris.A 14 b 35 MS/s SAR ADC Achieving 75 dB SNDR and 99 dB SFDR With Loop-Embedded Input Buffer in 40 nm CMOS[J].IEEE Journal of Solid-State Circuits.2015,12(50),:2891-2900.
[2]M.Koutani,Y.Fujimoto,M.Miyamoto.A highly linear CMOS buffer circuit with an adjustable output impedance[C].Proceedings of the IEEE 2003 Custom Integrated Circuits Conference, 2003,685-688.
[3]M.V.Campos,A.L.Fortunato,C.A.dos Reis Filho.New 12-bit source-follower track-and-hold circuit suitable for high-speed applications[C].2011 IEEE/IFIP 19th International Conference on VLSI and System-on-Chip,Hong Kong,2011, 82-85.
[4]A.M.A.Ali.A 14 Bit 1 GS/s RF Sampling Pipelined ADC With Background Calibration[J].IEEE Journal of Solid-State Circuits,2014,12(49):2857-2867.
[5]J. Matsuno, M. Hosoya, M. Furuta and T. Itakura.A 3-GS/s 5-bit Flash ADC with wideband input buffer amplifier[C].2013 International Symposium onVLSI Design, Automation, and Test (VLSI-DAT), Hsinchu, 2013,1-4.
[6]S. W. Yoon and K. W. Kwon, A source-follower with bias current regulator for enhanced linearity[C].2015 International SoC Design Conference (ISOCC), Gyungju, 2015,243-244. [7]M.Straayer.27.5 A 4GS/s time-interleaved RF ADC in 65nm CMOS with 4GHz input bandwidth[C].2016 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA,2016,464-465.
本文来源于《电子产品世界》2018年第6期第55页，欢迎您写论文时引证，并注明出处。
