在杂乱的电子体系运用中，体系的主时钟常常需求依据不同的运用环境，选用不同频率、不同相位的高速时钟，以满意体系的不同功用要求。在星载体系中，其不同接口的数据输入速率不同，为了完结FPGA对不同接口输入数据的实时复用处理，需求电子体系发生对应的时钟频率。DCM(Digital Clock Manager)被广泛运用于电子体系中以发生所需的各种时钟频率，所以在体系动态可变时钟的进程中，DCM的重装备规划很重要。
DCM的装备分为简略的静态装备和杂乱的动态重装备两种：静态装备是指DCM的输出频率是事前确定好的，在体系的整个运转进程中不会改动，若要改动，有必要中止体系对其进行从头手动设置，这关于星载体系而言，难度十分大；而动态重装备是指在体系运转进程中，经过发送指令便能够实时地经过改动DCM特色来发生特定需求的时钟频率，这关于星载体系而言，具有十分重要的实践意义。文中结合作者的项目研制领会，对Xilinx公司的Virtex-4系列FPGA(Field Programmable Gate Array)的数字时钟管理器DCM的功用特色作了介绍，并给出进行DCM动态重装备的办法，然后使体系时钟具有较高的灵活性和适应性。
1 DCM概述
Virtex-4系列FPGA是Xilinx公司推出的新一代大容量、高功用FPGA。在Virtex-4系列FPGA内部最多集成了20个时钟管理器DCM模块，DCM供给了一个完好的能够供片内和片外运用的时钟发生器。DCM运用彻底数字延迟线技能，答应高精度地操控时钟的相位和频率；运用彻底的数字反应体系，能够动态补偿因为温度和电压偏移引起的时钟相位和频率的误差。DCM首要具有数字时钟同步、数字频率组成、数字相位移动和动态重装备4个根本功用。
Virtex-4的DCM根本单元分为DCM_BASE和DCM_ADV两种，如图1所示，而DCM_ADV具有时钟动态重装备功用。
DCM_BASE根本单元包含常用的DCM根本功用，简化了用户接口。运用DCM_BASE，能够完结对时钟去倾斜、进行频率组成和固定相移的功用。
DCM_ADV根本单元除包含DCM_BASE中一切DCM功用和可用端口之外，还包含具有动态重装备功用的端口。DCM_ADV根本单元是DCM_BASE根本单元的扩展。DCM_ADV包含一切DCM功用，包含时钟去倾斜、频率组成、固定或可变相移以及动态重装备。
2 DCM动态重装备的规划和完结
经过DCM的一组数据和地址总线，在不用从头装备器材其他部分的状况下，改动DCM的特色。用于动态重装备DCM功用的引脚有：输入引脚DADDR[6：0]，DI[15：0]，DWE，DEN和DCLK；输出引脚DO[15：0]和DRDY。动态重装备能够依据现在的装备设定完结修正DCM的特色，改动其相移、倍频系数M或分频系数D。
2．1 动态重装备DCM的原理
DCM的动态重装备功用经过动态重装备引脚(Dynamic Reconfiguration Ports，DRP)操控器完结，其不只能够装备DCM，而且能够装备FPGA的其他逻辑。动态重装备逻辑块的重装备流程和装备信号接口如图2所示。
关于Virtex-4的DCM，倍频系数M的值是经过DRP往指定地址(DADDR[6：0])50h中写数DI[15：0]来完结的，分频系数D的值是经过DRP往指定地址(DADDR[6：0])52h中写数DI[15：0]来完结的。在写操控字的进程中，DCM有必要坚持Reset状况。地址(DADDR[6：0])41h的位6(DI[5])用于设置DFS的频率形式，0是低频作业形式，1是高频作业形式；地址58h的位7和位8(DI[7：6])用于设置DLL的频率形式，00是低频形式，11是高频形式；地址00h用于存储DCM的默许输出状况。
2．2 体系规划
如图3是体系规划的逻辑框图。它由动态重装备引脚操控器和DCM_ADV组成。其动态重装备引脚操控器的输入简略，包含时钟输入信号、使能信号以及两根时钟形式操控线，它能够操控DCM动态的输出最多4种不同频率的时钟。时钟形式操控线能够扩展为多位，然后发生多种不同频率的时钟，在这儿只选用两根形式操控线发生4个时钟形式值。
该体系的作业原理：动态重装备引脚操控器不断地输入DCLK频率采样时钟等级值，当SPEED_MODE[1：0]有有用地输入而且SPEED_EN使能信号为高电平时，动态重置引脚操控器开端发生对应的DCM重装备输入参数。DCM依据重装备参数来动态的发生所需的时钟频率，并向动态重置引脚操控器反应动态重装备安排妥当信号和动态重装备数据输出信号，然后为下一次的时钟装备做好安排妥当预备。DCM_ADV模块的CLKFX_OUT是动态重装备后DCM的输出时钟，LOCKED信号出指示DCM时钟输出是否有用，即是否输出正确的频率和相位。这样只需改动输入的时钟形式值而不需其他改动，便可发生所需的时钟频率，然后使得体系时钟具有较高的灵活性和适应性。
2．3 动态DCM重装备的时序规划
在整个体系中，装备接口的时序规划是最要害的。在ISE10．1软件规划环境下，运用VerilogHDL硬件描绘言语以自顶向下的办法进行规划。图4是DCM模块接口动态重装备的写时序。
其间，DCLK是其他接口信号的驱动时钟，在上升沿同步作业；DEN是其他接口的使能信号；DWE是读／写操控信号，假如DWE是低电平，为读操作，不然便是写操作；DADDR是读／写地址总线；DI是数据输入总线，只有当DEN和DWE一起有用时数据输入有用，而且实践的写操作是在DRDY回来之前的某个时刻发生的；DO是数据输出总线；DRDY是与DEN对应的一个信号，标志着一个DRP操作周期的完结，DO总线数据要在DRDY有用时刻内DCLK的上升沿读取才有用。
动态重装备引脚模块的总体规划包含DCLK发生、重装备引脚的发生、RST信号发生。DCLK的发生是经过对输入时钟100 MHz的晶振进行2．5分频得到，作为后一级DCM模块的动态重装备时钟40 MHz；重装备引脚的发生是依据输入的时钟等级值来发生的，在不同的时钟等级值下发生对应的DEN、DWE、DADDR[6：0]、DI[15：0]；RST信号的发生是依据DEN来发生的，这儿使它继续的时刻比DEN稍长即可。因为对应的时钟等级值300 MHz是归于高频形式，而200 MHz、100 MHz、50 MHz是归于低频形式，故在改动其时钟等级值的一起还需求对对应时钟等级值的频率形式进行改动。
关于可重装备功用，在操作时要注意两点：一是需求动态改动的CLKFX的乘数M和除数D的值要先减去1，例如期望分频比是5／2，就需求载入M／D=4／1；在写入动态操控字时，要坚持DCM处于复位状况，直到操控字写完后才开释复位状况。
3 在线收集波形
以上的各模块在ISE 10．1开发渠道上进行规划输入，经归纳、完结后下载到XC4VFX100中去。在动态装备300 MHz时钟频率时，经过ChipScope实践在线收集波形如图5所示，对应其他的频率等级的重装备相似。
在对300 MHz的频率进行时钟等级值装备时，先向地址50h中写入倍频系数0002h，再向地址52h中写入分频系数0000h；在对频率形式装备时，对地址(DADDR『6：0])41h的位6(DI[5])置为数1。在向地址中写数期间坚持DEN、DWE的电平为高，而且在对时钟等级装备和频率形式装备时，坚持DCM的复位信号处于复位状况。从图5中能够看出，在输入速度等级值时，被DCLK正确采样后，动态重装备操控器便发生相对应的引脚参数，这时对DCM开端重装备。DRDY信号反应显现前次的动态重装备结束，能够进行下一次的重装备。在装备完结后，CLKFX_OUT是动态重装备的输出时钟。经过ChipScope的实践在线收集，其动态重装备后的时钟频率CLKFX_OUT契合预期重装备成果。
体系时延和相移都默许设置为零，经实践测验，整个动态变频进程最多只需求20个DCLK周期就能够完结，DCLK选用的是40 MHz，所以只需求不到1μs的时刻便可对DCM重装备结束，表现了体系很强的实时性。
4 两种DCM装备办法的剖析比较
关于该体系而言，若想经过静态装备来发生300 MHz、200 MHz、100 MHz、50 MHz的输出时钟频率，因为300 MHz是高频形式，而200 MHz、100 MHz、50 MHz的时钟是低频形式。为得到这几种时钟频率，则需求两个DCM来完结，一个选用低频形式，另一个选用高频形式，经过DCM事前设定好的倍频和分频来完结，而且还需求依据输入数据频率的不同来挑选对应的时钟频率。这种办法灵活性差，而且在数据分时复用处理时还需求依据输入时钟频率的状况进行时钟操控和挑选，其可调理才能十分的弱，而且消耗的资源较多，在数据处理的分时复用时会有时钟搁置的状况，不利于体系节能的要求。此外对体系时钟的操控，其时钟频率安稳性较差，且时钟的质量较差。
经过DCM重装备生成的时钟频率，能够按需求成份额地调理，不用对时钟的操控和挑选便可满意实践的需求，体系详细需求什么样的时钟频率便发生对应的时钟，这关于有多种时钟频率的发生更具有重要的实践意义，而且能够经过发送指令来改动时钟频率的相位状况，便利易操作。经过DCM的动态重装备，能够完结对FPGA资源的使用较少，资源的使用罕见利于体系的节能，这关于星载体系而言是具有重要的实践意义。现在该体系已运用于某星载体系，其运转状况安稳且杰出，具有较强的实时性和灵活性。
5 结束语
动态重装备DCM在FPGA电路规划范畴有着广泛的运用，文中体系介绍了根据Virtex-4的DCM动态重装备规划方案，给出了一个在工程中能够广泛运用的实践体系实例。对该动态重装备体系在不同输入时钟等级值下的输出时钟信号频率进行了在线收集测验，信号的波形和频率到达体系要求的功用指标，而且对其功用做出了比较剖析。
