0 导言
EAST(先进试验超导托卡马克)是我国自行规划研发的世界首个全超导托卡马克设备。中心守时同步体系是EAST托卡马克设备的重要组成部分。EAST中心守时与同步体系为散布广泛的数据收集体系和其它子体系供给准确的方波时钟信号，以及准确的同步触发信号，操控各子体系依照预设的时序流程作业。该体系首要由EAST可视化中心操控台，时序信号光纤网，中心模块，若干个散布式节点以及外围阻隔驱动设备组成，见图1。中心模块担任向各散布式节点发送同步的基准体系时钟和体系触发信号。散布式节点依据设置对中心模块发送的基准时钟信号进行分频，得到所需求频率的时钟发送到子体系。经过设置的触发推迟模件参数能够得到子体系所需求的触发时刻。
现在，进行分频电路规划首要选用守时器来完结，8254计数器所支撑的最高时钟频率有限(最高为10 MHz)以及差错较大也不是抱负的完结计划。可编程逻辑器材FPGA是当今最抢手的逻辑开发器材之一，它在作业最高频率、集成度、时序操控才能上具有无与伦比的优势。因而选用FPGA芯片来完结时钟分频和触发推迟电路是当时的干流。在运用FPGA做时钟分频规划时，文献规划计数器的时分用VHDL做了分频器的规划，可是只评论了偶数的分频；文献在运动操控体系中运用Verilog描绘言语在FPGA环境下对通用整数分频器进行了规划，但在通用恣意整数分频器中分频系数的设置稍显杂乱，不利于散布式中心守时体系，而且首要评论的都是单路输出；文献在FPGA上完结了奇数和偶数的通用分频器，将半整数，奇数，偶数放在一个模N计数器里进行预置，这样分频系数的设定比较便利，但输出奇数分频时钟信号时的差错过大，达不到散布式守时同步体系的精度。而对触发推迟输出方面，之前这方面的研讨首要选用的是模仿电路完结的办法，不易进行长途操控和更改。
本文首要介绍中心守时同步体系的根本组成结构，随后详细给出了时钟分频和触发推迟电路的逻辑规划。运用FPGA芯片来完结对输入基准时钟信号进行多通道恣意整数倍的等占空比分频输出，一起对触发脉冲进行恣意时刻推迟的多路输出。本规划首要选用VHDL言语来规划，运用QuartusⅡ9．0对规划进行了仿真剖析，成果表明该规划满意散布式守时触发体系的分频推迟功用。
1 体系组成
EAST守时与同步体系首要由一个中心模块和多个散布式节点构成，中心模块给散布式节点供给一道基准时钟信号和一道基准触发信号，各散布式节点担任对基准时钟和触发进行分频和延时处理，为子体系体系供给它所需求的时钟和触发。整体体系结构如图1所示。散布式节点是该中心守时触发体系的中心，而时钟分频和触发推迟也是散布式节点最重要的使命。散布式节点首要由微处理器和FPGA组成，外围由以太网络端口，光电转化模块等等组成。微处理器接纳中心模块发送的分频系数和推迟参数，FPGA首要依据微处理器传输来的参数对输入的基准时钟进行相应的分频，并对中心模块发送的主触发信号进行推迟输出。时钟同步体系散布式节点结构如图2所示。
2 时钟分频规划
对基准时钟的整数分频首要分为等占空比偶数分频和等占空比奇数分频，它们的分频原理也是不同的，必需求别离对待。关于单通道偶数分频，规划比较简略，之前现已有许多这方面的研讨，在此不再赘述。在本规划中，因为EAST守时触发体系需求多路分频信号，能够在程序规划的时分选用VHDL里边的类属参量和元件例化句子，类属参量Generic是一种端口界面常数，常以一种阐明的方式放在实体或块结构体前的阐明部分。类属参数映射的归纳处理较简略，一切的参数装备都经过Generic map来传递，子模块内部只需求依据上层模块指定的参数进行归纳即可。整数时钟分频电路需求在一个程序中能够一起对基准时钟进行奇数和偶数分频，所以在顶层文件中需求声明元件的句子格局如下：
时钟分频规划的RTL Viewer，即在FPGA中所规划的电路原理图如图3所示，一切的计数分频模块都选用相同的基准时钟，以确保每路时序信号能够彻底的同步。等占空比奇数分频规划所选用的办法是：假定所需求的分频系数为n(n为奇数)，首要界说2个buffer类型的信号端口clk1和clk2，在上升沿灵敏的情况下，当从0计数到(n-3)／2时，给clk1赋值1；当从(n-3)／2计数到n-1时，给clk1赋值0；相同的，在下降沿灵敏的情况下，0到(n-3)／2时给clk2赋值1，(n-3)／2到n-1时给clk2赋值0。因为VHDL言语中process里的句子都是并行履行的，所以再将2路信号相或输出便得到分频数为n的分频信号。为了完结多路的触发延时，和前面所述多路分频电路相同，在顶层文件中做个例化，取各种不同的奇数来验证输出成果。下图4中clkout1～clkout8别离为2，3，4，5，6，7，8，9次分频，能够看到所输出的信号均为同步等占空比的分频信号。更多路、其他分频信号的完结能够稍加修正顶层程序即可。
试验选用50 MHz晶振，时钟周期为20μs。从图4中能够看出每路分频信号均为等占空比，因为偶数和奇数分隔进行分频，因而是对奇数分频的输出是很准确的，例如clkout6输出的7分频信号里刚好是7个基准时钟周期。体系中在放电前需求设定分频参数时，只需求发送相应的指令改动顶层文件中的n值即可。
3 触发推迟规划
时钟分频电路是为了使各子体系能够更好的做到时序同步，而触发推迟电路是对子体系进行守时发动和中止各正在运转的子体系。触发推迟模块首要是将输入的原始触发信号按延时参数进行延时输出，为EAST中的数据收集和其它子体系供给准确的同步触发信号。本规划选用VHDL中移位寄存器来完结触发推迟功用。首要界说一个类属参数delay_count，在顶层规划实体中能够设置推迟参数。然后在推迟程序模块的结构体中界说一个移位寄存器trigger_r(delay_count-1 downto 0)，其间delay_count代表所要推迟的位数。然后每隔一个时钟让寄存器左移一位，直至将原始触发信号放到寄存器trigger_r的最终一位，最终再把它输出，成果便是推迟了delay_count个单位时钟的触发信号了，该移位寄存器的功用句子如下所示：
4路推迟仿真成果如图5所示。图中每个时钟周期为20 ns，其间，delclk1是推迟10 ns×10=0．1μs的触发信号，delclk2是推迟0．3μs的触发信号，delclk3和delclk4别离是推迟0．9μs和1．2 μs的推迟信号。其他恣意时刻的推迟都能够这样便利的完结，推迟差错在ns级规模。
4 结语
本文所运用的时钟分频和触发推迟完结简略，充分发挥了FPGA逻辑器材的高集成度、高速、高可靠性和并行处理才能的优势，便利每次放电时设守时钟和触发参数，十分合适EAST散布式中心守时同步体系中散布式节点的规划。在FPGA上的分频延时规划与仿真作业现已完结，接下来的作业便是要把规划文件下载到芯片中，使规划作业赋予实践。结合FPGA的高效性和嵌入式体系的以太网通讯功用，便能够完结EAST散布式中心守时同步体系的时钟同步和触发推迟功用，满意EAST散布式节点对各子体系的同步触发的要求。
