咱们的规划需求多大容量的芯片？咱们的规划能跑多快？这是常常困扰工程师的两个问题。关于前一个问题，咱们或许还能先以一个比较大的芯片完结原型，待原型完结再选用巨细适宜的芯片完结。关于后者，咱们需求一个比较准确的预估，咱们的规划能跑50M，100M仍是133M？首要让咱们先来看看Fmax是怎么核算出来的。
图（1）是一个通用的模型用来核算FPGA的。咱们能够看出，Fmax受Tsu，Tco，Tlogic和Troute四个参数影响。（因为运用FPGA大局时钟，时钟的颤动在这里不考虑）。
时钟周期T = Tco + Tlogic + Troute + Tsu
时钟频率Fmax = 1/Tmax
其间：
Tco：D触发器的输出延时
Tlogic：组合逻辑延时
Troute：布线延时
Tsu：D触发器的树立时刻
图（1）时钟周期的核算模型
由图（1）能够看出，在影响Fmax的四个参数中，因为针对某一个器材Tsu和Tco是固定的，因而咱们在规划中需求考虑的参数只要两个Tlogic和Troute.通过杰出的规划以及一些如Pipeline的技巧，咱们能够把Tlogic和Troute控制在必定的范围内。到达咱们所要求的Fmax.
经历标明一个杰出的规划，一般能够将组合逻辑的层次控制在4层以内，即（Lut Levels《=4）。而Lut Levels（组合逻辑的层次）将直接影响Tlogic和Troute的巨细。组合逻辑的层次多，则Tlogic和Troute的延时就大，反之，组合逻辑的层次少，则Tlogic和Troute的延时就小。
让咱们回过头来看看Xilinx和Altera的FPGA是怎么构成的。是由Logic Cell（Xilinx）或Logic Element（Altera）这一种根本结构和衔接各个Logic Cell或Logic Element的连线资源构成。无论是Logic Cell仍是Logic Element，扫除其各自的特色，取其共性为一个4输入的查找表和一个D触发器。如图（2）所示。而任何杂乱的逻辑都是由此根本单元复合而成。图（3）。上一个D触发器的输出到下一个D触发器的输入所通过的LUT的个数便是组合逻辑的层次（Lut Levels）。因而，电路中用于完结组合逻辑的延时便是一切Tlut的总和。在这里取Lut Levels = 4.故Tlogic = 4 * Tlut.
图（2）FPGA根本逻辑单元
图（3）杂乱组合逻辑的完结
处理的Tlogic今后，咱们来看看Troute怎么来核算。因为Xilinx和Altera在走线资源的规划上并不相同，而且Xilinx没有给出布线延时的模型，因而更难于剖析，不过好在业界对布线延时与逻辑延时的统计剖析标明，逻辑延时与布线延时的比值约为1：1到1：2.因为咱们所选用的芯片很多的现已进入0.18um和0.13um深亚微米的工艺，因而咱们取逻辑延时与布线延时的比值为1：2.
Troute = 2 * Tlogic
Tmax = Tco + Tlogic + Troute + Tsu
= Tco + Tsu + 3 * Tlogic
= Tco + Tsu + 12 * Tlut
下表是咱们常用的一些Xilinx和Altera器材的功能预算。咱们选取的是各个系列中的最低的速度等级。因为Altera的APEX，APEX II系列器材的不同规划的参数不同，咱们选取EP20K400E和EP2A15作代表。
# 以EP20K400E-3 的数据核算得出。
## 以 EP2A15-9 的数据核算得出。
