简介
逐次迫临型模数转化器(因其逐次迫临型寄存器而称为SAR ADC)广泛运用于要求最高18 位分辨率和最高5 MSPS 速率的运用中。其优势包含尺度小、功耗低、无流水线推迟和易用。
主机处理器能够经过多种串行和并行接口(如SPI、I2C 和LVDS)拜访或操控ADC。本文将评论打造牢靠、完好数字接口的规划技能，包含数字电源电平缓序列、发动期间的I/O 状况、接口时序、信号质量以及数字活动导致的差错。
数字I/O 电源电平缓序列
M大都SAR ADC 都供给独立的数字I/O 电源输入(VIO 或VDRIVE)，后者决议接口的作业电压和逻辑兼容性。此引脚应与主机接口(MCU、DSP 或FPGA)电源具有相同的电压。数字输入一般应在DGND − 0.3 V 与VIO + 0.3 V 之间，以防止违背肯定最大额外值。须在VIO 引脚与DGND 之间衔接走线短的去耦电容。
选用多个电源的ADC 或许具有清晰的上电序列。运用笔记 AN-932《电源时序操控》为这些ADC 电源的规划供给了杰出的参阅。为了防止正向偏置ESD 二极管，防止数字内核加电时处于不知道状况，要在接口电路前翻开I/O 电源。模仿电源一般在I/O电源之前加电，但并非一切ADC 均是如此。请参阅并遵从数据手册中的内容，保证序列正确。
发动期间的数字I/O 状况
为了保证初始化正确无误，有些SAR ADC 要求处于某些逻辑状况或序列，以完结复位、待机或关断等数字功用。在一切电源都安稳之后，应施加指定脉冲或组合，以保证ADC 发动时的状况契合预期。例如，一个高脉冲在RESET 上持续至少50 ns，这是装备 AD7606 以使其在上电后能正常运转一切必要具有的条件。
在一切电源均彻底树立之前，不得切换数字引脚。关于SAR ADC，转化开端引脚CNVST 或许对噪声灵敏。在图1 所示示例中，当AVCC、DVCC 和VDRIVE 仍在上升时，主机cPLD 拉高CNVST。这或许使 AD7367 进入不知道状况，因而，在电源彻底树立之前，主机应使 CNVST 坚持低电平。
图1. 在电源上升时拉高 CNVST 或许导致不知道状况。
数字接口时序
转化完结之后，主机能够经过串行或并行接口读取数据。为了正确读取数据，须遵从特定的时序战略，比方，SPI 总线需求选用哪种形式等。不得违背数字接口时序规范，尤其是ADC 和主机的树立和坚持时间。最大比特率取决于整个循环，而不仅仅是最小额外时钟周期。图2 和下列等式展现了怎么核算树立和坚持时间裕量。主机把时钟发送至ADC 并读取ADC 输出的数据。
图2. 树立和坚持时序裕量
tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN
tCYCLE : 时钟周期 = 1/fCLOCK
tJITTER: 时钟颤动
tSETUP: 主机树立时间
tHOLD: 主机坚持时间
tPROP_DATA: 从ADC 到主机的传输线路的数据传达推迟
tPROP_CLK: 从主机到ADC 的传输线路的数据传达推迟
tDRV: 时钟上升/下降沿后的数据输出有用时间
tMARGIN: Margin time, ≥ 裕量时间大于等于0 表明到达树立时间或坚持时间要 求，小于0 表明未到达树立时间或坚持时间要求。
主机树立时间裕量
tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX
树立时间等式以最大体系推迟项界说最小时钟周期时间或最大频率。要到达时序规范，有必要大于等于0。进步周期(下降时钟频率)以处理体系推迟过大问题。关于缓冲器、电平转化器、阻隔器或总线上的其他额外元件，把额外推迟参加tPROP_CLK 和tPROP_DATA。
tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD
坚持时间等式规则了最小体系推迟要求，以防止因违背坚持时间要求而呈现逻辑过错。要到达时序规范，有必要大于等于0。
ADI 公司带SPI 接口的许多SAR ADC 都是从 CS 或CNV 的下降沿为MSB 供给时钟信号，剩下的数据位则跟从SCLK 的下降沿，如图3 所示。在读取MSB 数据时，要运用等式中的tEN 而非tDRV。
图3. AD7980 3 线 CS 形式下的SPI 时序。
因而，除了最大时钟速率以外，数字接口的最大作业速率也取决于树立时间、坚持时间、数据输出有用时间、传达推迟和时钟颤动。
在图4 中，DSP 主机拜访 AD7980 处于3 线 CS 形式下，其间，VIO = 3.3 V。DSP 锁存SCLK 下降沿上的SDO 信号。DSP 的额外最小树立时间为5 ns，最小坚持时间为2 ns。关于典型的FR-4PCB 板，传达推迟约为180 ps/in。缓冲器的传达推迟为5 ns。CNV、SCLK 和SDO 的总传达推迟为
tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.
tJITTER = 1 ns. 主机SCLK 的作业频率为30 MHz，因而， tCYCLE = 33 ns.
tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns
tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns
树立时间和坚持时间裕量均为正，因而，SPI SCLK 能够在30 MHz 下作业。
图4. DSP 和AD7980 之间的数字接口
数字信号质量
数字信号完好性(包含时序和信号质量)保证：在额外电压下接收信号;不彼此搅扰;不损坏其他器材;不污染电磁频谱。信号质量由多个项界说，如图5 所示。本部分将介绍过冲、振铃、反射和串扰。
图5. 常用信号质量规范
反射是阻抗不匹配导致的成果。当信号沿着走线传达时，每个接口处的瞬时阻抗都不相同。部分信号会反射回去，部分信号会持续沿着线路传达。反射或许在接收器端发生过冲、欠冲、振铃和非单调性时钟边缘
过冲和欠冲或许损坏输入维护电路，或许缩短IC 的运用寿命。图6 所示为 AD7606 的肯定最大额外值。数字输入电压应在–0.3 V 和VDRIVE + 0.3 V 之间。别的，假如振铃高于最大VIL 或小于最小VIH 或许导致逻辑差错。
图6. AD7606 的肯定最大额外值
为了削减反射：
尽量缩短走线的长度
操控走线的特性阻抗
消除分支
运用恰当的端接计划
用环路面积小的固体金属作为回来电流参阅平面
运用较低的驱动电流和压摆率
针对走线特性阻抗的核算，现在有许多软件东西或网站，比方Polar Instruments Si9000 PCB 传输线路场求解器。凭借这些东西，特性阻抗核算起来十分简略，只需挑选传输线路类型并设置相应的参数即可，比方电介质类型和厚度以及走线宽度、厚度和阻隔。
作为一种新式规范，IBIS 用于描绘%&&&&&% 数字I/O 的模仿行为。ADI供给针对SAR ADC 的IBIS 模型。预布局仿真可检测时钟散布、芯片封装类型、电路板堆叠、网络拓扑结构和端接战略。也可检测串行接口时序约束以便为定位和布局供给辅导。后仿真可验证规划是否契合一切辅导方针和约束的要求，一起检测是否存在反射、振铃、串扰等违背要求的状况。
在图7 中，一个驱动器经过一条12 英寸的微带线路衔接SCLK1，另一个驱动器经过一个与微带串联的43 Ω 电阻衔接SCLK2。
图7. 驱动AD7606 SCLK
在图8 中，SCLK1 上的大过冲违背了–0.3 V 至+3.6 V 的肯定最大额外值。串联电阻可减小SCLK2 上的压摆率，使信号处于额外值之内。
图8. AD7606 IBIS 过冲模型仿真
串扰是能量经过互%&&&&&%(电场)或互感(磁场)在并行传输线路间耦合的状况。串扰量取决于信号的上升时间、并行线路的长度以及它们之间的距离。
操控串扰的一些常用办法为：
添加线路距离
减小并行布线
使走线接近参阅金属平面
运用恰当的端接计划
减小信号压摆率
数字活动导致的功能下降
数字活动或许导致SAR ADC 功能下降，使SNR 因数字地或电源噪声、采样时钟颤动和数字信号搅扰而减小。
孔径或采样时钟颤动设定SNR 限值，尤其是对高频输入信号。体系颤动有两个来历：来自片内采样坚持电路的孔径颤动(内部颤动)，以及采样时钟上的颤动(外部颤动)。孔径颤动为转化间的采样时间改变，为ADC 的函数。采样时钟颤动一般为首要差错源，但两个源都会导致模仿输入采样时间改变，如图9所示。它们的影响难以区别。
总颤动会发生差错电压，ADC 总SNR 的约束要素为
其间，f 为模仿输入频率，tJ 为总时钟颤动。
例如，当模仿输入为10 kHz，总颤动为1 ns 时，SNR 限值为84 dB。
图9. 采样时钟颤动导致的差错电
数字输出开关导致的电源噪声应与灵敏的模仿电源相阻隔。分别去耦模仿和数字电源，密切注意地回流途径。
高精度SAR ADC 或许对数字接口上的活动很灵敏，即便电源恰当去耦和阻隔时。突发时钟往往优于接连时钟。数据手册一般会列出接口不该活动的安静时间。在较高吞吐速率条件下，或许难以削减这些时间内的数字活动，一般为采样时间及呈现关键位判断点时。
定论
密切注意数字活动，保证SAR ADC 转化有用。数字活动导致的差错或许使SAR ADC 进入不知道状况，导致毛病，或许下降功能。期望本文能协助规划师排查根本原因，一起还能供给处理计划。
