导言
串行RapidIO(SRIO)是针对嵌入式体系内部高速互连运用而规划的，数据打包效率高、传输时延小、协议及流控机制简略、纠错重传机制和协议栈易于用硬件完成，降低了软件复杂度，支撑多种物理层技能和传输形式，易于扩展。SRIO引脚少、本钱低，便于器材之间的互连。表1列出10G级互连技能的比较。
经过比较能够看出，SRIO能够满意高性能嵌入式体系芯片间及板间互连对带宽、本钱、灵敏性和可靠性越来越高的要求。本文介绍依据SRIO沟通芯片CPS1432的高速处理体系，从整体规划、硬件规划和软件规划3个方面介绍RapidIO互连技能计划。
1 体系规划
RapidIO网络主要由终端器材(End Point)和沟通器材(Switch)组成。在本计划中终端器材选用P2020型CPU，运转嵌入式Linux体系，沟通器材选用CPS1432，两者组成星型拓扑结构。整体规划计划如图1所示。
SRIO物理层支撑全双丁传输和1x、2x及4x三种衔接方法，选用8/10 b编码，为了进步体系的吞吐量，本计划选用4x方法衔接，理论带宽可到达10 Gbps。整个体系的终端器材中有且只要一个ID为0的主设备，其他终端器材都是从设备。在体系初始化过程中，主设备对各个从设备进行枚举，并为从设备分配一个非0的ID，这些ID类似于以太网中的MAC地址。在枚举过程中，经过发送保护包，对沟通器材CPS1432的各个端口进行设置，树立各个端口与终端器材的对应联系，初始化沟通芯片各个端口的路由表。当整个体系枚举完成后，终端器材发送包含意图ID的数据包，即可经过CPS1432转发到意图终端器材的对应端口，然后完成互连互通。
2 硬件计划规划
2. 1 硬件规划
P2020是飞思卡尔公司的高性能双核通讯处理器，依据45 nm工艺，选用e500 Power Architecture中心，主频可达1.2 GHz，对应的单核器材为P2010。两者均集成了丰厚的接口，包含SerDes、千兆以太网、PCI—Express、RapidIO以及USB等。内部4个SerDes通道可在2个SRIO端口、3个PCI-Express端口以及2个SGMII端口之间进行分配，P2020内部功用单元如图2所示。
P2020内部集成了契合RapidIO Interconnect Specification1.2版别标准的RapidIO操控器，操控器由RapidIO端口和RapidIO音讯单元(RMU)组成。P2020的2个SRIO端口都支撑1x或4x的物理链路，单条SerDes链路最大支撑3.125 Gbps的波特率，4x端口理论峰值带宽为10 Gbps。音讯传递单元支撑2个数据音讯发送操控器(outbound nlessage contro ller)、2个数据音讯接纳操控器(inbound message controller)、1个门铃音讯发送操控器(outbound doorbell controller)、1个门铃音讯接纳操控器(inbound doorbell cont roller)以及1个端口写接纳操控器(inbound port—write controller)。音讯传递单元支撑3种操作形式：直接形式(Direct model)、行列形式(Chainingmodel)和多播形式(Mul ticast model)。支撑硬件的过错查看和重发机制，减轻了CPU的担负。
CPS1432是IDT公司的RapidIO沟通芯片，依据RapidIO 2.1标准(向下兼容)，共有32路串行通道，能够灵敏装备为8个4x，14个2x，14个1x的端口工作方法，端口速率最大支撑到6.25 Gbps，芯片内部沟通带宽到达160 Gbps，广泛地运用于板内及板间芯片的RapidIO互连。该芯片支撑上电装备引脚来进行装备，也能够经过SRIO、I2C总线或JTAG接口直接操作内部寄存器，一起I2C总线接口支撑主形式，可从外部I2C EPROM中直接读取装备数据，其接口单元如图3所示。
为了便于装备不同的形式，本体系将P2020和CPS1432的装备引脚都引入了FPGA，CPS1432的I2C总线接口衔接到板载CPU的I2C总线接口上，由CPU进行内部寄存器的读写操控。上电复位时，经过P2020的装备引脚cfg_IO_ports[0：3]将4个SerDes通道装备为一个4x的SRIO端口，速率3.125 Gbps，依据芯片要求，Serdes参阅时钟应挑选125 MHz。经过CP S1432的装备引脚QCFG[7：0]和SPD[2：0]将32路串行链路装备为8个4x的SRIO端口，速率均为3.125 Gbps。
2.2 注意事项
在电路规划上，因为SRIO引脚数量少，互连相对简略。收发信号之间选用沟通耦合方法，在数据接纳端串接0.1μF的去耦电容，如图4所示。电容引荐选用0402封装，布局上接近芯片接纳端引脚放置，且4个通道的耦合%&&&&&%与芯片引脚之间的走线等长。
在PCB规划方面，依据信号完整性的考虑，需注意以下几点：
①关于常用的FR4板材，要注意叠层和走线的线宽，满意差分阻抗100Ω;
②差分线对内要求严厉等长，因为SRIO收发信号独立，关于2x或4x的链路，收发各自的差分对之间也要做等长处理(本体系要求相差10 mil以内);
③尽量全直线走线，需求弯折的当地，选用圆弧转机;
④运用中间层走线，防止顶层和底层，且走线外围做包地处理;
⑤尽量不要超越3个过孔(不包含BGA发送端的扇出过孔)，信号换层时，要在换层的过孔两边增加用于回流的地孔。
图5是本体系中的CPS1432芯片外围的部分走线图。
