在一些特定的运用场景下，需求支撑单板内多芯片串行收发器纠偏。要求各接纳/发送机输入/出的数据相位差很小，比方250pS。为了抵达该技能目标要求，有必要运用多通道相位对齐技能、输入输出FIFO旁路技能。一般的相位对齐技能因为引入了Delay_Aligner，会带来2～4nS的相位不确定，不能满意体系目标要求。
这儿介绍一种使用MMCM完成多芯片相位对齐的串行收发器纠偏办法：
1） 使用图1所示电路完成多芯片间的大局时钟相位对齐。该电路经过单板上的low Skew时钟分配器分发同相位时钟到多个相同的芯片的相同大局时钟管脚上，再由MMCM完成零推迟BUFG电路，完成到每个GT的USRCLK/2的推迟差最小，抵达全板GT的USRCLK/2同相位的意图。
图1. 时钟架构图
2） 使用7系Tranceiver的Phase_Aligner完成TX/RXBUFFER Bypass。
7系列GT（GTX，GTH，GTP）支撑TXBUFFER/RXBUFFER Bypass功用，该功用将Tranceiver内部的XCLK的相位调整到与TXUSRCLK或RXUSRCLK同相（差错小于1UI）。这样，因为整个单板的一切通道的TXUSRCLK和RXUSRCLK同相位（由时钟架构确保。即便有差错，也能够重复并在规划中校准）。详细Phase_Aligner操控时序见图2.
图2. 大局时钟作为TXUSRCLK/RXUSRCLK的Phase_Aligner操控时序图
运用事例：某公司需求一个2048通道，且推迟差在250pS内的解决方案。体系分化到8块单板完成，每块单板支撑128通道。经过背板规划，能够确保抵达每块单板的100MHz高质量时钟的相位是同相的。这样，只需单板内的各通道推迟差能操控在200pS内，就能够完成该要求。XILINX选用上述解决方案，完成了该需求，且在实践的体系中满意了体系要求。
