前语
多年来，全球的非易失存储功用都仰仗于 NAND 闪存技能。其用处现已从单纯的闪存驱动器扩展到笔记本电脑、智能手机和平板电脑，现在又扩展至云端存储操作所需固态存储记忆体。跟着时刻的推移，结构上的逐渐演进已满意对存储容量添加、尺度缩小和牢靠度进步上的不断需求，并且此技能现已验证，可供给高功能，低功耗，并和曾经的固态存储技能比较，每存储单位比特本钱更低，其价值显而易见。
开端，NAND 闪存制作商运用多重图画化技能来缩小尺度，然后添加存储密度，下降相对应本钱。惋惜的是，2D 或平面 NAND 闪存存储体在 15nm 节点时现已触及缩小的极限。制作商不得不选用具有改造含义的盘绕式闸极层堆叠起来的 NAND， 以完成新的功能方针。这便是现在3D NAND 结构的初步，它代表关于缩小办法需求的底子改变。3D NAND 技能不是在二维平面上进行水平方向缩小，而是选用笔直方向扩展，或许第三维度方向上进行扩展，如图 1a 和 1b。3D NAND 不仅能抵达更高存储密度， 也能下降每存储单位比特的本钱。
图 1a.
图 1b.
图 1a 和 1b. 3D NAND 规划在笔直方向做多层堆叠来抵达更高的存储单元密度，以下降每存储单元比特的本钱，然后处理了 2D NAND 的缩小难题。
虽然 3D NAND 极具优势，但制作起来工艺杂乱和本钱出资高，在制程操控、良率进步和经济规划上给晶圆厂带来了更多的应战1。随著晶圆厂很多出资于 24 层、32 层和
48 层 3D NAND 制作工艺开发，他们也制作出了更有竞争力的每存储单位比特本钱的存储体。出于种种考量，64 层和更多层数的 3D NAND 结构显现能够最大化节约本钱。
图 2. 经过堆叠存储单元，3D NAND 的架构不依赖横向缩小来添加存储密度。
2007 年，东芝(bit cost scalable，即 BICS)和三星(笔直 NAND，即 V-NAND)首先选用 3D NAND 技能。美光/英特尔和 SK 海力士紧随其后，我国的长江存储也是新起之秀。这些都是 3D NAND 元件的首要制作商。三星在 2013 年初次完成了 3D NAND 量产， 且近年不断扩大出产规划。据估计，到 2017 年末，三星 3D NAND 闪存产值超越 NAND 闪存总产值的 70%。当年第 4 季度，季度产值占比超越 80%。
虽然 3D NAND 日趋老练并成为干流技能，芯片制作商十分清楚，考虑到制作上高度杂乱性，要以更低本钱来满意全球顾客和企业上关于数据存储的需求，还有很长的路要走。从芯片制作商到设备制作商和资料供货商，整个半导体职业需求共同尽力才干更进一步来制作出高出产良率、高功能低本钱的 3D NAND 闪存存储体。和之前的技能殊途同归的是，专心于工艺制作功率、资料立异和污染操控可优化制作工艺，然后进步功能，进步良率，下降本钱。本白皮书将重视于讨论几个要害范畴，特别是蚀刻和堆积上的应战，以及污染问题。
资料上的优化开发来抵达高纵横比的蚀刻
在平面 NAND 技能中，缩小首要由光刻来抵达。在缩小 3D NAND 时，需求极高的精度操控和工艺重复性才干抵达关于 3D 杂乱结构所需求极高纵横比 (HAR) 特性的需求。因而，3D NAND 的成功需求立异的图画搬运处理方案已下降变异性。
在极高纵横比 (HAR) 的情况下，蚀刻的精度关于优化通道的通孔和存取单元的沟槽、共同的外围阶梯架构是十分重要的，其间外围阶梯架构首要是将存储单元衔接到周边的CMOS 电路，用于读取、写入和删去存储数据。
现在，极高纵横比 (HAR) 蚀刻一般选用无定型碳作为硬掩模资料。跟着通道纵横比的添加，该资料已抵达极限。现在业界正在开发几种或许的办法，以进步无定形碳的挑选比，包含对无定形碳进行掺杂或添加其他硬掩模资料。
最新尺度信息提示，笔直距离约为 100 nm，堆叠厚度约为5 µm，相应地纵横比约为 50:1。更糟糕的是，由于单元存储仓库上成对的氮化硅 (Si3N4) 和用于隔绝单元的二氧化硅 (SiO2)，干法蚀刻工程师很难在实施接连笔直通道蚀刻的一起，对无定形碳硬掩模资料还能保存高挑选比使蚀刻气体能够抵达通道的底部，抵达直线通道概括。他们需求凭借于资料自身特性上严重的更改，乃至选用新资料，才干战胜这些难题。
此外，跟着多层堆叠高度的添加，要在存储阵列通道的顶部和底部抵达相同的蚀刻和堆积概括则更难上加难。例如，比率为 ～ 50:1 时，湿法蚀刻应战在于怎么挑选性去除存储堆叠中的 Si3N4。难点在于怎么在堆叠通道的顶部和底部以及晶片中均匀去除 Si3N4，而不蚀刻任何 SiO2。层数低于 96 时，能够运用热磷酸 ( ～ 160°C) 进行蚀刻;但是，层数高达或超越 96 层时，就需求专门制作湿法蚀刻化学品，来进步工艺余量。
还有其他工艺也需求特别装备化学品才干完成所需标准， 比方运用湿法脱模去除硬掩模资料。HAR 蚀刻需选用极点工艺，有必要选用越来越难以蚀刻的硬掩模资料。这样的硬掩模资料在蚀刻过程后也更难以去除。
除了干法蚀刻机台和工艺立异， 3D NAND 所需的 HAR 特性、硬掩模资料以及后续制程相关资料研制工艺过程也需求开发相应对策， 以完成要害蚀刻工艺的稳定性、可重复性和最优化。
图 3: Si3N4 相 关于SiO2 的挑选性去除。这是制作单元堆叠的重要过程，并且顶部和底部有必要满意相同的标准。
跟着 3D NAND 的堆叠越来越高， 硅通道越来越长，元件速度受通道中电子搬迁率及电子搬迁行程延伸所约束。制作商能够经过在导电硅通道中掺杂物质，以进步导电硅通道中的电子搬迁率，来补偿元件减速效应。现在已知的是掺锗能够改进电子搬迁率，现在正用于开发3D NAND 工艺。这项工艺的要求是在直径约 50nm、深数微米的
HAR 硅通道中做均匀掺杂。供货商正在尽力寻觅为这种运用供给锗掺杂的更有用办法。现在公认有用的是选用纯锗烷，代替现行的运用氢稀释锗烷的做法。要完成最大极限地进步通道的导电性、一起坚持元件的运转速度的意图，就要多方寻求最佳处理方案。
图 4: 跟着硅通道变长，添加电子的搬迁率变得至关重要。
如前所述，3D NAND 中阶梯结构的意图是衔接 NAND 堆叠底部的单元，使钨 (W) 堆积能够从外围电路衔接单元操控栅的字线。每一层单元构成一个台阶，跟着单元堆叠得更多，阶梯变得越来越长。这就需求沿着阶梯长度(顶部到底部约 10µm)装备越来越长的导体，然后导致信号推迟， 影响元件速度。改进信号推迟或许需求用其他导体代替钨，例如钴、钌或钼，这些金属在较薄的状态下，具有较低的电阻率，有助于坚持元件的全体功能。业界现已开端开发，以便在这些极点 HAR 条件下运用原子层堆积 (ALD) 办法，生长抵达单元堆叠的顶部和底部一起具有均匀的薄膜。为处理极点纵横比制程中相关的难题，一些 3D NAND 制作商正在研讨串堆叠，行将多个 96 层结构互相堆叠的工艺。这种办法可削减由于极点纵横比形成蚀刻和堆积方面越来越多的问题，但即便选用串堆叠，阶梯长度仍是会添加，W 字线依然不能过度刻蚀。此刻就需求运用特别制作化学品。
在上游供给链就进行缺点操控
在 3D NAND 工艺中，工艺纯度和缺点操控至关重要。较大芯片尺度和传统 NAND 闪存单元关于缺点的容差大于较小尺度和杂乱结构。实际上，跟着 3D 堆叠中晶体管数量的添加，一个缺点或许会遮盖多个存储单元，然后影响整个存储体的功能。因而，有必要辨认一切潜在的污染区域并采纳恰当的办法以去除来自于蚀刻腔、资料杂质、不适合的化学品过滤设备、晶圆载体设备和光刻胶中的泡沫等污染源所发生的缺点。
在极点 HAR 离子蚀刻过程中，蚀刻机内部蚀刻腔体长时刻露出于高能量离子和高温制程中，腔体自身会受腐蚀导致颗粒掉落。传统上，为了抵御腐蚀性离子的腐蚀，蚀刻腔部件会喷涂一层氧化钇 (Y2O3)，如图 5 所示。这种涂层关于微电子工程师来说是十分粗糙的。这种粗糙的涂层会导致很多的小颗粒和污染物掉落。这就需求运用物理气相堆积 (PVD) 或等离子增强化学汽相堆积等技能来堆积更高质量的 Y2O3 层。该堆积层密度越高，外表越滑润，晶圆缺点相对就越少。
图 5. PVD 硅外表与等离子喷涂外表的比照。
ALD 工艺也是如此。最近，关于高质量涂层测验需求的添加已扩展到 ALD 腔体和机台零件。由于运用 ALD 工艺来堆积存储单元层中使电荷流转的通道，对任何金属杂质污染都十分灵敏。任何与 ALD 制程中化学前躯物会触摸的外表都是潜在的污染源。包含运送体系中、管道、阀门和外表的任何内部部件，都或许需求凭借涂层技能防止污染物。
零件涂层是高度定制化工艺。某些情况下，PVD 就足够了，但需求掩盖具有极点台阶存在的任何部件就需求 ALD 工艺。虽然开端针对高质量涂层在蚀刻和堆积腔部件的需求来自于 3D NAND 标准，但高端逻辑制作商 IDM 也越来越重视此涂层的质量需求。
跟着元件在几许尺度上不断缩小，每一代 3D NAND 对污染物也越来越灵敏。资料纯度至关重要，由于任何缺点对元件功能的影响越来越大。资料纯度操控越来越要害。
此外，操控存储单元结构中的污染关于进步晶圆良率和牢靠性也至关重要。首先是和每片晶圆直触摸摸的化学品。正因如此，芯片制作商不断强烈要求化学品供货商，供给更高的纯度。进步化学品纯度是在晶片制作过程中完成工
艺清洁以进步元件良率的第一步。因而，与能够大批量制作的供货商协作十分要害，他们必需求具有先进的质量制作管控办法、洁净的包装和物流(如包含温度操控运送)。
考虑到很多通道通孔(每片芯片超 20 亿个)的存在以及先进 3D NAND 元件的堆叠厚度添加，在每一代技能中，蚀刻过程发生副产物的数量变得越来越重要。此外，由于工艺过程繁复，一批晶圆一般会长时刻置于 FOUP 的微环境中以等候下一阶段制程。在这种情况下，蚀刻所发生任何残留在晶片上的副产物或许会被吸附至 FOUP 内部外表， 在等候期会被搬运到其他晶圆上，致使形成其他晶圆的缺点。为防止副产物在微环境中的再吸附，一种立异处理方案应运而生：运用内部涂有隔绝资料的聚碳酸酯 FOUP。这样能够更有用地抽走副产物，然后削减缺点的发生。
关于深蚀刻结构，界说无定形碳硬掩膜层需求十分厚的高粘度光阻剂层 ( ～ 1000 cps)。这种高粘度会导致光阻分配期间发生微泡，在随后的图画搬运化中成为缺点。在大尺度技能晶圆厂中，晶圆上发生气泡并不重要;但是，由于尺度较小(例如，通道直径约为 50 nm)，3D NAND 工艺对光刻缺点更为灵敏。为了有用地削减气泡，需求一种新颖的泵送办法来传送高粘度光阻剂。
为此，泵送体系开发了出来，用于过滤、去除气泡和分配高粘度光阻剂。这个两级泵体系具有一个重要特征，那便是在两个泵之间装置一个过滤器。在没有泵送状态下，光阻剂经过过滤器进入第二级泵，在不约束流量下将气泡开释。抱负情况下，该泵是联网的，集成流量计能够经过网络将分配量上传至晶圆厂参数监控体系。
另一种削减气泡或许性的办法是运用在本来光阻瓶内置放另一包装袋概念。将光阻剂置放于此一洁净的包装袋内。当瓶子和包装袋之间的空间被加压，即能有用地将光阻剂挤出到机台上。一方面能够削减光阻剂和本来光阻瓶资料之间的直触摸摸,有助于防止光阻剂被污染的问题，别的也消除在本来没有另一包装袋的光阻瓶规划中，因光阻剂逐渐运用后所发生的顶部空气所形成的气泡，此气泡会在泵送过程中被夹藏而形成图画搬运化中构成为缺点。
总归， 当下和未来的污染操控发展关于为了完成添加层数、缩小尺度的高档芯片开发所需的工艺洁净至关重要。为了保证芯片制作工艺洁净，整个半导体生态体系有必要共同尽力，确认潜在的污染源并开发适宜的处理方案。
总结
跟着工艺缩小，抵达二维平面 NAND 闪存的极限，一起3D NAND 单元层堆叠技能不断进步，一系列与堆叠(而非尺度缩小)相关的工艺应战出现出来。应对这些应战需求各种立异：
• 针对极点 HAR 蚀刻，立异包含一切相关的硬掩膜资料和副产物管控
• 削减缺点，有必要满意关于先进制作中的污染物操控需求，
• 进步通道电子搬迁率和周边电路的电导率以处理存储元件减速问题
• 准确构建关于存储单元不断在几许尺度上持续极点缩小的处理方案
IDM、OEM 及整个供给链中的资料制作商/污染操控专家需密切协作，在可预见的未来持续完成3D NAND 工艺立异。跟着笔直单元堆叠架构显着向 128、256 乃至更高层数跨进，业界将完成更高的功能、更牢靠的元件、更高的容量和更低的每存储单元比特本钱。
Entegris 在进步 3D NAND 功能、牢靠性和良率处理方案
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