PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来一致整合时脉信号,使内存能正确的存取资料。PLL用于振荡器中的反应技能。锁相环一般由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成锁相环是一种反应电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来完成同步的，在比较的进程中，锁相环电路会不断依据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
PLL 首要应用在雷达通讯、通讯基站以及其他职业领域中。因而锁相环的信号质量尤为要害。这儿也要说下PLL 的优缺陷，PLL 的首要长处是信号噪声低，由于鉴相频率低，确定频率改变小，因而具有杰出的窄带盯梢滤波特性和按捺搅扰才能,许多节省了滤波器。PLL 缺陷首要为由于鉴相频率低，要扩展输出频率规模就必须增大鉴相频率和N值，这样频率距离就增大，即频率步进大，分辨率低。因而要规划出一款高性能，低噪声的PLL，首要有几个要害因素决议：PLL 供电，VCO的精度还有参阅时钟，这几个要害点。
这儿咱们首要谈的是PLL 的电源规划。在电源规划中，由于PLL和VCO 的功耗比较高，典型的ADI 的ADF4350，其电流约为500mA，因而怎样选好电源芯片是要害.面临以上问题有2种解决办法，首要PLL 供电一般都是5V，VCO 的供电是不固定的，有的是12V有的是8V 有的是5V，因而这个咱们在做电源规划的时分也需求做好滤波处理。
假定咱们挑选的电源是高电压，例如15V，那么咱们首要要进行DCDC转换到5V，在这儿挑选DCDC 的时分要注意，挑选开关频率要高，由于开关频率高了，在电源滤波进程中才优点理，在DCDC输出后一般都是进行π型滤波器进行电源滤波，这儿要害的点要注意的便是。
假定PLL 是5V，那么咱们DCDC输出的电压就必须要高于5V一点，一般在6-7V为宜，为什么呢?由于咱们还要进行LDO 稳压，这儿咱们或许不明白为什么这样做，这样做的优点便是更好的阻隔DCDC的噪声，当然没咱们挑选DCDC 和LDO 的时分，就需求挑选低噪声的芯片，当咱们得到5V电压后，咱们能够用示波器测验其电源纹波，一般要在2-3mV，由于示波器的精度是在5mv以下都不行精确了，由于内部噪声就很严峻。
即便咱们的电源做到了5mv以下的纹波，也不会说咱们的PLL 就没事了，由于频谱仪能够看到十分低的噪声，我用过的RS-FSU最低是能够看到-130dbc的相位噪声，因而咱们不能说从示波器上面看到电源很赶忙，就以为现已很不错了，就像比方0dBm不是没有功率相同。因而电源滤波一定要处理好。
电源处理好了，就没事了吗??错，还有一个是空间辐射，由于DCDC的频率或许通过空间辐射出来现已搅扰到了PLL，你能够在频谱上看到这样的现象：
在频谱的两头有堆成的小包，并且一般都在近端，当然这个小包纷歧定是在DCDC 形成的，或许是鉴相走漏，也或许是其他原因，咱们怎样去判别呢?这个时分你能够用吸收资料改在电源上，或许就会改进，那么就阐明你的信号现已被DCDC 污染了，这儿就需求咱们进行阻隔，最好的阻隔是腔体，腔体和电源之间进行穿心电容衔接，这样对信号质量改进很有协助。
对PLL电源处理好了，就没事了吗?也不是的，还有CPU， PLL信号质量在规划上不但与电源有关，还与咱们的软件规划有联系，假如咱们的软件一直在送数据，那么你就会发现频谱的低噪呈现许多杂散，还有寄存器装备等等，这儿咱们不首要研讨。在CPU 操控PLL 的时分，尽管咱们PLL 电源很赶忙，可是CPU 电源噪声很大，操控线有没有做EMI 处理，那么噪声就跟着操控信号线，进入了PLL，形成了搅扰，因而咱们对CPU 也要做杰出的电源处理，一起，在CPU于PLL之间，增加EMI滤波器，阻隔数字带来的搅扰。
综上，PLL的规划不仅仅是一个电路的规划，而是一个从器材选型，到结构规划，到电源规划，再到软件规划的一个归纳的进程。这儿面任何一个环节都或许导致PLL信号质量。
