1 导言
工厂自动化高度完结的今日，单片机8051的广泛运用使其需求与各式各样的外围设备相连接，而这些外围设备各不相同，特别是它们的接口多种多样。因而在运用8051的时分，不得不考虑它与外围设备的接口问题，而市售的接口电路大多只供某种特定的外围设备运用，因而，在一些特别的运用场合下，用户不得不自行规划它们之间的接口。现代可编程器材(如FPGA－Field Programmable Gate Array可编程门阵列)的快速开展，使得自己开发专用的接口变得十分简略，一同自主知识产权IP(Intellectual Property)遭到越来越多的重视，它们被广泛运用在片上体系SoC(System on a single Chip)的规划中，8051IP核便是其间的一种。本文便是选用Xilinx公司的FPGA芯片来完结外围器材与8051微操控器的接口，它能够和8051IP核一同集成在同一块FPGA芯片上，然后使接口部分和用户逻辑更严密地结合。
2 接口功用
这儿所说的接口功用首要是指微操控器和外围设备之间的通讯功用。该接口的规划选用硬件描绘言语VHDL进行描绘，而且源代码运用了很多的常量界说，用户能够根据需求来更改这些常量的默认值，直到用户自己满意停止，然后到达不同的需求。这种改动就相当于在运用软件里更 改设置参数相同简略，而且FPGA具有重装备功用，这然后到达不同的需求。这种改动就相当于在运用软件里更
改设置参数相同简略，而且FPGA具有重装备功用，使得硬件的晋级或许体系计划的改动变得十分简略。接口的全体框图如图1所示。
8051微操控器与运用逻辑之间的通讯经过用户可界说存放器组完结，8051微操控器写数据到用户可界说存放器组来装备和操控运用逻辑。而运用逻辑经过用户可界说存放器组向微操控器写状况信息和服务恳求，然后完结微操控器与外围设备之间的通讯。
3 接口规划
8051微操控器接口芯片首要由以下模块组成:地址解码逻辑、总线接口状况机、中止逻辑、用户可界说存放器组、数据输出多路挑选器。其内部结构框图如图2所示。
3.1 8051微操控器接口信号界说
*ADDR[15:8]，输入，微操控器地址总线的高8位;
*ADDR_DATA[7:0]，双向，微操控器地址/数据复用总线;
*ALE_N，输入，地址锁存答应，微操控器操控信号，该信号有用标明现在在地址/数据复用总线上的数据是有用数据;
*PSEN_N，输入，程序存储答应，微操控器操控信号，该信号有用标明现在的总线周期能够拜访外部程序存储器;
*RD_N，输入，微操控器进行读操作的闸口信号;
*WR_N，输入，微操控器进行写操作的闸口信号;
*INT_N，输出，中止恳求，运用逻辑发生的中止恳求经过它向微操控器发送恳求;
*CLK，输入，同步时钟信号，由体系供给，在内部结构框图中未标出;
*RESET，输入，同步复位信号，有用时体系复位，在内部结构框图中未标出;
3.2 地址解码逻辑模块
8051微操控器接口芯片的解码逻辑将当时ADDR总线上的高位字节解码作为器材地址，用它来和VHDL代码里的BASE_ADDR常量进行比较，假如持平，则标明BASE_ADDR指明的器材被选中，一同也包括由ALE_N供给时钟的存放器，用以从ADDR_DATA总线获取地址低位字节，这个地址低位字节指明晰在用户可界说存放器组里的存放器地址。也便是说地址高位字节用来挑选从设备(这儿将8051作为主设备)，而地址低位字节则用来挑选存放器。
3.3 总线接口状况机
该状况机的规划是本接口规划的要害，也是能否完结接口功用的首要操控模块，只要功用完好、状况和谐的状况机才干和谐整个体系有条有理地作业。本状况机的规划实际上便是将8051总线协议的文字描绘转换为有限状况机来描绘。本文所描绘的8051履行同步的总线周期，因而在外部设备和微操控器之间没有设置握手信号，经过状况机的有用操控来完结它们之间的通讯。8051微操控器总线协议在状况机理的完结如图3所示。在第一个周期里，微操控器将地址置于地址总线并激活ALE_N信号，它的有用标明地址/数据复用总线和ADDR[15:8]上的地址是有用地址。激活ALE_N后，状况机转移到地址解码状况(ADDR_DECODE)等候地址解码逻辑模块解码地址而且判别是否有器材被选通。若有器材被选中:假如这是写周期，微操控器从地址/数据复用总线吊销地址并放置所需求写的数据到总线上，然后激活WR_N信号;假如这是读周期，微操控器使地址/数据复用总线呈三态，并激活RD_N以告知用户逻辑能够将指定存放器里的数据置于总线上。不然回到搁置状况(IDLE)。关于选通的从设备，假如RD_N或WR_N有用，状况机将转移到数据传输状况(DATA_TRS)。假如这是写周期，从数据总线来的数据被锁存于指定的存放器中并使WR_N无效。若是读周期，微操控器锁存总线上的数据并使RD_N无效。若WR_N或RD_N一直有用，标明数据还没有写完或读完，则停留在DATA_TRS状况，直到数据写完或读完停止。不管RD_N的无效仍是WR_N的无效都将使状况机向完毕周期状况(END_CYCLE)改动。在此状况下，地址/数据复用总线呈三态，微处理器使ALE_N无效来完毕循环，然后回到搁置状况IDLE，等候下一周期的到来。
3.4 用户可界说存放器组
该部分首要是供给给用户自界说的存放器组，能够根据需求进行界说，首要用来为微操控器和运用逻辑之间的通讯供给存放服务。一同它能够被界说为不同效果的存放器，微操控器经过读或许写这些专用的存放器来决议使用的进程和当时状况，而运用逻辑经过它向微操控器发送服务恳求。它的存在为该接口的通用性打下了根底。
3.5 数据输出多路挑选器和中止逻辑模块
数据输出多路挑选器首要用来在整个读周期里为地址/数据复用总线供给所需的数据。中止逻辑模块是能够挑选的，它的界说首要是看微操控器是否答使用户逻辑的中止操作，这取决于用户体系，能够根据需求设置中止的个数和中止的优先权。
4 仿真剖析和FPGA完结
为了验证该规划功用的正确性，从规划体系标准到最终的布局布线的整个过程中，都需求进行阶段性的仿真和验证。鉴于该体系的复杂性，选用层次化的规划和验证仿真。将体系划分为不同的功用模块(如上所述)，分别对其进行RTL(存放器传输级)级描绘，并仿真验证。最终再进行体系的归纳完结，即功用模块的拼装。整个规划选用了自顶向下的规划办法，而仿真验证则是自底向上的办法。限于篇幅，就不再单一的介绍每个模块的VHDL规划办法和仿真验证成果。下面仅给出用Active HDL对体系进行仿真验证的成果，如图4所示。仿真成果标明，该状况机的规划满意预期的功用，即能满意8051微操控器总线协议的要求，因而能很好地和8051进行通讯，各项目标均到达了规划要求。
本规划选用Xilinx公司的Vertex系列XCCV3004HQ240芯片，该芯片有丰厚的可装备逻辑模块CLBs(Configurable Logic Blocks)，很多的触发器以及内置的不占体系资源的块RAM，体系最大作业频率可达200MHz，而且内置有推迟锁相环DLL(Delay Locked Loop)，它能够削减时钟传输的衰减，完结通讯的彻底同步。在Synplify Pro环境下对体系进行归纳，归纳成果标明其占用的片内资源不到总资源的10％，挑选资源远远过剩的Vertex系列的意图是为了在同一块芯片内一同集成8051IP核，完结两者的归纳完结后，资源略有剩下，这为用户的硬件晋级和体系计划的改动供给了条件。
5 完毕语
本规划充分利用了Vertex器材的LUTs(Look-Up Tables)代替触发器和根本门电路建立乘法器和加法器这两个明显的结构特色，节省了很多的触发器资源，增加了器材利用率、布通率，DLL的运用降低了布线推迟，完结了通讯的彻底同步。笔者选用Xilinx公司的FPGA芯片自行规划了8051IP核与外围设备的接口，完结了8051与外围设备之间的通讯功用，而且源代码中的参数可调，可作为IP软核供给给8051开发用户，使得用户从多变的外围接口完结中摆脱出来，让用户致力于详细的运用规划，以缩短开发周期。这种完结接口通讯的办法适用范围广、本钱低价、体积小、可靠性高，具有很高的工程实用价值。
