脑机接口BCI（Brain Computer Interface）是一种新颖的人机接口办法。它的界说是：不依赖于脑的正常输出通路（外周神经体系及肌肉组织）的脑-机（核算机或其他设备）通讯体系[1]。要完结脑机接口，有必要有一种能反映人脑不同状况的信号，并且能够实时或短时对这种信号进行提取和分类[2]。瞬态视觉诱发电位与影响之间具有严厉的锁时同步联系，能比较精确地检测,并且它所需的视觉影响频率比较低，不容易引起视觉疲惫。因而本研讨选用瞬态视觉诱发电位来完结脑机接口。
脑机接口体系是由人和机器构成的闭环体系[3]。除人本身外, 脑机接口体系包含：信号收集、信号处理、外部设备及操控部分。本文的计划选用FPGA替代核算机，作为脑机接口的操控和信息处理器。首要包含脑电收集电路、依据FPGA的VGA视觉影响器和FPGA开发板三部分，如图1所示。
电极帽和脑电收集电路组成了脑电信号收集部分。VGA视觉影响器归于外部设备及操控部分。FPGA开发板是整个体系的中心，它不只完结了信号处理，并且还完结了对脑电收集电路的操控和VGA操控器。FPGA开发板选用Cyclone II EP2C35 DSP开发板，FPGA芯片为Cyclone II EP2C35F672。
1 体系规划
1.1 脑电收集电路的规划
脑电信号比较弱小，并且淹没在很强的背景噪声和搅扰中。有必要规划适宜的电路，在扩大脑电信号的一起，经过滤波按捺噪声，进步信噪比，得到较好的模仿脑电信号，并经过AD转化为适合于FPGA处理的数字信号。
本文规划的脑电收集电路首要包含有源电极、右腿驱动电路、模仿电路、数字电路和电源。有源电极用来传导脑电信号，右腿驱动电路能够下降共模电压。模仿电路包含前置扩大电路、高通滤波电路、扩大滤波电路和电压抬升电路，完结模仿信号调度和信噪比的进步。数字电路包含AD转化电路和光耦阻隔电路，首要功用是模仿信号到数字信号的转化。
1.2 依据FPGA的VGA视觉影响器的规划
脑机接口视觉影响器一般能够在核算机显现器或电视机上经过硬件和软件两种办法发生，也能够规划专门的图形显现电路[4]。选用硬件完结视觉影响，最大长处是功用安稳，但修正和晋级比较困难。
本文的计划是依据FPGA的VGA视觉影响器，选用VGA显现器作为视觉影响器，经过VHDL编程的办法发生图形影响信号。FPGA是一种半定制电路，具有很强的在线修正才干，能够随时修正规划而不用改动硬件电路。因而，经过编程能够灵敏地发生不同的影响形式，修正和晋级非常便利。依照VGA显现器逐行扫描的作业原理和VGA工业规范[5]，在FPGA中规划了VGA操控器，包含分频模块、扫描时序发生模块、图画描绘模块、影响频率操控模块和光标操控模块，其框图如图2所示。
分频模块发生像素输出频率和影响所需的频率。CycloneⅡEP2C35芯片具有4个增强型嵌入式锁相环(PLL)，每个锁相环能够供给3个输出时钟，频率非常安稳，还能够分频和倍频。用锁相环IP核调用嵌入式锁相环，直接分频发生像素输出频率，确保了体系时钟的精确和安稳。计数器分频得到影响所需的频率，可发生不同的影响频率。
扫描时序发生模块供给VGA行扫描和场扫描的时序。对像素输出频率计数分频，发生行扫描频率，其频率为31.469 kHz。然后，对行扫描频率计数分频，得参与扫描频率,其场频为59.94 Hz。
图画描绘模块描绘需求发生的影响图形,包含坐落屏幕上下左右4个方向的4个方块和0、1、2、3数字。4个方块是完结多项方针挑选的影响方针，光标用来反应挑选的成果。经过行坐标和场坐标来描绘方块和数字的方位及巨细。在方块上标示数字，以差异不同的方块。图形的改动或运动可引起有用的诱发电位，因而，方块的色彩是黑色和白色替换改动的。为了使方块更显着，底色选用深石板灰色。
影响频率操控模块规划了影响的形式。选用同频次复合影响办法，即在单位时刻内各个视觉影响模块闪耀的次数相同，但各个影响模块闪耀的时刻彼此错开。经过计数器分频发生模块闪耀的时钟。闪耀时刻的错开用相位延时完结,用体系时钟发生一个计数器，依据计数器的计数操控延时，到达精确守时的要求。当闪耀的时钟信号为低电平时，方块为黑色；为高电平时，方块为白色。在影响模块黑变白的一起，宣布触发信号。
光标操控模块描绘光标的图形，操控光标的移动。经过改动光标的坐标和分频来操控光标移动的方向和速度。光标的色彩为赤色。
依据FPGA的VGA视觉影响器充分使用了FPGA半定制电路的特色，选用同步时序规划办法，不光功用安稳，并且能依据需求灵敏地规划不同的视觉影响器。它完结便利，功用强大，兼具用硬件或软件办法完结视觉影响器的长处。
1.3 瞬态视觉诱发电位的提取与辨认
累加均匀办法是最经典的诱发电位信号处理办法，也是电生理丈量中进步信噪比最常用的办法[2]。在FPGA中规划的累加均匀算法的框图如图3所示，包含触发信号检测模块、RAM地址操控模块、异步双口RAM、累加器和除法器。
触发信号检测确保了影响与视觉诱发电位的锁时同步联系。只要检测到最早闪耀的影响模块的触发信号，才把脑电数据存储到RAM中。当到达要求的闪耀次数时，中止数据的写入。依据影响模块之间的延时联系，能够确认与各个影响模块相应的数据在RAM中的开始地址。然后，依照开始地址读出数据给累加器，累加的次数与闪耀次数相同。最终，用除法器除以累加的次数，得到累加后的均匀成果。
知识产权(IP)核，是指己验证的、可重使用的、具有某种确认功用的%&&&&&%模块。FPGA有很多各种用处的IP核。这些IP核对内核进行了参数化，经过头文件或图形用户接口(GUI)能够便利地对参数进行操作。经过异步双口RAM IP核调用片内RAM来缓存脑电数据，确保了数据接口的同步和数据处理速度。用累加器IP核和除法器IP核来完结算法中的累加器和除法器。
只选用累加均匀的办法, 需求进行上百次才干得到牢靠的诱发电位波形, 信号提取的时刻太长。在少数次累加均匀时，为了进一步进步信噪比，提取出较为抱负的诱发电位波形，选用数字滤波的办法来削减噪声的影响。FIR滤波器具有严厉的线性相位，安稳性好，并且通频带比较平整。所以，选用FIR滤波器来完结数字滤波。用窗函数规划法规划一个15阶的低通FIR滤波器，窗函数为海明窗，截止频率为10 Hz。使用MATLAB工具箱中的FDATool规划滤波器，并转化为HDL代码，能够很便利地在FPGA中完结FIR滤波器。经过调用CycloneⅡ芯片中用于DSP运算的嵌入式乘法器来完结FIR滤波中的乘法运算。与依据逻辑单元的乘法器比较，嵌入式乘法器功用更高，占用逻辑单元更少。嵌入式乘法器能够与CycloneⅡ器材的M4K RAM块进行无缝集成，完结高效的DSP算法[6]。
瞬态视觉诱发电位的辨认，便是要将诱发电位信号转化成一系列操控指令，然后完结人脑与外界的通讯与操控。模板匹配是传统的形式辨认办法之一。相联系数是变量之间相关程度的方针，能够用于判别曲线拟合程度。用相联系数来衡量模板与不知道形式匹配的好坏，是一个有用且可行的办法。
首要,选定一个特征显着的瞬态视觉诱发电位波形，作为模板匹配的参阅模板；然后，把实时提取诱发电位波形与参阅模板做相联系数核算。若相联系数值大于设定的阈值时，就以为检测到了的诱发电位，宣布操控指令，使光标移向相应的影响模块，然后完结瞬态视觉诱发电位的辨认。
相联系数的核算公式如下：
假定模板的数据为y，能够先离线核算出公式(1)中含y项的值，存在ROM中，然后进步实时核算的速度。只需求1个乘加器IP核，调用FPGA芯片中的嵌入式乘法器，就能够完结分子和分母中的乘加运算，节省了器材的资源。用开根号IP核来完结开根号运算。
FPGA运转速度快，内部程序并行运转，并且有DSP运算IP核和嵌入式乘法器，能够快速精确地完结脑电处理算法，满意信号处理的实时性要求。
2 试验成果
选用本文计划构建的脑机接口体系进行试验。脑机接口试验一般为一组试验，别离挑选不同的4个影响模块(包含悉数方针的挑选)。在试验中，受试者头戴电极帽，眼睛距屏幕70 cm左右，操控光标移向所凝视的方针。每次试验时，4个影响模块完结一轮闪耀后，然后中止几秒，进行下一轮闪耀。4轮闪耀，即4个影响模块都能被选中后，主动中止闪耀。
试验中提取的瞬态视觉诱发电位波形如图4所示。图4(a)中，现已能够看到视觉诱发电位的雏形，但视觉诱发电位的特征不是非常显着。图4(b)中，用FIR滤波对诱发电位信号进一步处理，得到了特征比较显着的视觉诱发电位。
脑机接口的试验成果如表1所示，受试者是5名健康男性。正确判别时，在影响模块中止闪耀的一起，光标马上移向受试者凝视的模块。
依据瞬态视觉诱发电位的脑机接口试验标明，本文给出的依据FPGA的脑机接口实时体系的计划是可行的。依据FPGA的VGA视觉影响器，影响频率非常安稳，影响界面易于承受，修正晋级便利。依据FPGA的脑电信号处理算法，选用少数次累加均匀结合FIR滤波来提取诱发电位，并经过模板匹配的办法加以辨认，能够快速精确地把瞬态诱发电位信号转化为操控指令，完结了实时的脑机接口体系。依据FPGA的脑机接口体系，是一种新的办法，也是对脑机接口完结办法的有利探究。
