计划一：选用80C51单片机为操控中心，其体系框图如图1。对输入信号进行扩大或衰减后，用外接触发电路发生触发信号，经过A/D转化将模拟信号转化成数字信号，再经过单片机将数据锁存至外部RAM，然后由单片机操控将数据送至D/A输出。
图1计划一体系框图
这种计划结构较为简练，但很明显，A/D的最高采样速度达1MHz，由一般单片机直接处理这样速率的数据难以担任，选用高档单片机乃至选用DSP芯片，将大大添加开发的难度。并且现在常用的外接RAM芯片时钟周期一般为40MHz～50MHz，难以达到高速数据存储的要求。
计划二：用FPGA可编程逻辑器材作为操控及数据处理的中心，运用FPGA的层次化存储器体系结构，运用FPGA内部集成的根本逻辑功用块装备成双端口同步RAM对收集信号进行存储，完结规划目标。其体系框图如图2。
图2计划二体系框图
因为FPGA可在线编程，因而大大加快了开发速度。电路中的大部分逻辑操控功用都由单片FPGA完结，多个功用模块如采样频率操控模块、数据存储模块都会集在单个芯片上，大大简化了外围硬件电路规划，添加了体系的稳定性和可靠性。FPGA的高速功能比其他操控芯片更适合于高速数据收集和处理，并且运用FPGA内部存储模块完结输入信号的量化存储，在存储速度上有着外接RAM无法比拟的优势。
计划三：以Cortex-M3内核的STM32为主操控器的计划如下：
微处理器选意图法半导体的32位处理器STM32F103VET6,其内部是ARM公司Cortex-M3内核，作业主频最高可达72MHz,再在其上面移植开源的实时操作体系uC/OS-II体系，保证体系的实时性和稳定性。因为高速A/D转化器的速度太快，STM32处理数据的速度跟不上，所以在中心参加FIFO高速缓存器。运用STM32内部自带的FSMC(灵敏的静态存储器操控器)来操控TFT液晶屏改写波形，可完成更高频率的信号的波形改写和显现。此为，运用STM32的高档定时器可输出高达12MHz的时钟，可以作为高速A/D转化器的采样时钟和FIFO存储器的操控时钟，然后避免了一大堆由有源晶振和数字芯片组成的时钟电路。
计划比较：
计划一尽管简略，可是51单片机处理才能有限，无法完成数字示波器的根本目标；
计划二选用FPGA尽管能深化开发数字示波器，但是，其本钱偏高，即便参加SOPC软核，其软件压力也很大（后期为了进步功能可以用FPGA来做的）。
计划三是可以完成嵌入式数字示波器根本目标的杰出计划，器材本钱不高，实时操作体系uC/OS-II 简化编程，供给体系实时性和稳定性。
因而，本规划终究挑选计划三展开规划。
