导言
卫星导航接纳机是卫星导航体系的用户终端，用以给用户供给准确的经度、纬度、高度和速度等信息。现在，卫星导航接纳机现已应用于航空，交通管理，石油等各个领域，针对卫星导航接纳机的研讨也越发深化。
本文介绍了一种以 FPGA和 DSP为主处理器的卫星导航接纳机硬件渠道。在该渠道上不只能够验证针对现在一切卫星导航体系（GPS，Glonass，伽利略，斗极）的基带信号处理算法和导航解算算法，一起也能够完结完好的单频、双频或许兼容接纳机。
1、硬件规划
1.1 硬件渠道组成硬件渠道结构框图如图 1所示。
该渠道以两片 FPGA芯片和两片 DSP芯片为主处理器。经过 AD采样后的信号直接进入FPGA，尔后一切对信号的处理均由软件来完结。如此能够充分运用 FPGA和 DSP的重复烧写及在线调试才能，
尽量削减对硬件的依靠程度，然后添加渠道的灵活性。别的，每片 DSP都外接了 Flash和 SDRAM。因为 Flash掉电数据不会丢掉，能够在 Flash内保存程序及数据，功用有如 PC机上的硬盘，而外接的 SDRAM是 DSP的扩展Ram，当 DSP运转大型程序（如导航解算程序）致使 DSP的内部 Ram不行用时，能够将程序放到外接的 SDRAM内运转。
渠道上还有多个串口，能够接显控等设备。两个 Arinc-429接口能够接惯导等航空设备。JTAG是在线调试接口。时钟模块供给体系的作业时钟。
只需连接上针对不同卫星导航体系的射频模块和天线，该渠道就能够成为一个完好的接纳机。
1.2 芯片介绍
FPGA选用 Altera公司 CycloneII系列中的 EP2C70F672。Altera公司的 CycloneII系列 FPGA是业界本钱及功耗最低的 FPGA之一，选用 90nm工艺制作。 EP2C70F672是 CycloneII系列中的最高类型，具有 7万个逻辑单元， 1Mbits内部 RAM，300个 9×9乘法器，4个 PLL环和 422个 I/O接口，最高数据率能够到达 330Mbps。
DSP选用德州仪器公司（TI）的C6000系列中的TMS320C6713。它是TI开发的根据甚长指令（VILW）结构浮点运算数字信号处理芯片，每周期能够履行 8条32位指令，作业频率最高能够到达300MHz。具有 256K字节内部RAM，16个通道的增强 DMA操控器，32bits外部存储器接口，两个多通道缓冲口。
模数转化芯片选用模仿器材公司（ADI）的 AD9288Bst-100。该芯片的采样率最高能够到达100Msps，正交双通道 8bits输出。因为其低功耗特性，被广泛应用于手持设备等对功耗要求较高的场合。
Flash选用SST公司的 SST39VF800，容量为 512K*16。SDRAM选用 Micron公司的 MT48LC4M32B，存储空间为4M*32。
2、软件测验
在该硬件渠道上用 Verilog言语和 C言语编写了简略的 GPS卫星捕获盯梢程序，以验证其功用。程序模块区分如图 2所示。在 FPGA内完结了数字下变频，捕获和盯梢通道，在 DSP内完结盯梢环
路的鉴频鉴相算法以及环路滤波器。经过 A/D采样的 8bit信号经过下变频模块后输出 I/Q两路正交基带信号。I/Q基带信号别离进入捕获模块和盯梢通道模块。在成功捕获到信号后转入盯梢。盯梢通道每次输出的相关累加值经过 DSP接口模块传给 DSP。DSP运用接纳到的相关峰值进行鉴相鉴频和滤波，并将滤波成果反应给 FPGA构成闭环。
2.1 捕获
为了让盯梢环路正常盯梢信号，必须先经过调整本地载波和伪码使得他们与接纳到的载波和伪码大略对准，这便是捕获。大略对准的原则是捕获后的本地载波和信号载波频差在载波盯梢环的盯梢范围内，本地码和信号码的相差在码盯梢环的盯梢范围内。因而捕获便是一个在时域和频域的二维查找进程。
信号的捕获选用最简略的单积分滑动相关的办法，原理如图 3所示。为了进步捕获速度和精度，频率的查找选用大步进和小步进结合的办法。即先用大步进大略捕获，然后在捕获到的频点上进行小步进准确调整。
2.2 盯梢
图 2中的盯梢通道、DSP接口、DSP内的鉴频器、鉴相器和滤波器组成了完好的盯梢环路。 整个盯梢环路的原理框图如图4所示。图中的乘法器和积分器实际上是组成了一个相关器。载波NCO 和码 NCO别离发生本地载波和本地伪码时钟。码发生器发生本地超前路（ Eearly），当前路（ Prompt）和滞后路（Late）伪码。FPGA在每次相关累加完毕后向 DSP宣布中止请求，送出超前、滞后和当前路各自的相关累加值。DSP呼应中止，用超前和滞后路的相关值进行伪码相位的辨别，当前路相关值用于载波的鉴频和鉴相。提取出的伪码、载波差错信号经过恰当的滤波器后转化成相应的频率操控字，反应到 FPGA调整载波 NCO和码 NCO，完结码盯梢和载波盯梢环路的闭环，然后对接纳信号进行盯梢。
图 5为用规划的程序捕获盯梢 GPS的 PRN01卫星得到的 I/Q两路相关峰值。
3、 定论
尽管该渠道选用了双 FPGA加双 DSP的四核规划，可是四个主处理器之间能够相互通讯，因而当验证高性能接纳机而需求很多的硬件资源时，能够将两片 FPGA合而为一作为一片 FPGA运用。如将图 2中的捕获模块和其他模块放在不同的 FPGA内完结。而当验证兼容接纳机或许双频点接纳机时，又能够将渠道一分为二，当成两个根据 FPGA＋DSP的硬件渠道，并且两个渠道之间还能够经过数据交互树立联络。
本文作者立异点：用简略的硬件电路，很低的本钱完结了高性能多功用卫星导航接纳机测验渠道。
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