FPGA 是可编程芯片，因而 FPGA 的规划办法包括硬件规划和软件规划两部分。硬件包括 FPGA 芯片电路、 存储器、输入输出接口电路以及其他设备，软件便是相应的 HDL 程序以及最新才盛行的嵌入式 C 程序。
现在微电子技能现已开展到 SOC 阶段，即集成体系（Integrated System）阶段，相关于集成电路（IC）的规划思维有着革命性的改动。SOC 是一个杂乱的体系，它将一个完好产品的功用集成在一个芯片上，包括中心处理器、存储单元、硬件加速单元以及许多的外部设备接口等，具有规划周期长、完本钱钱高档特征，因而其规划办法必定是自顶向下的从体系级到功用模块的软、硬件协同规划，到达软、硬件的无缝结合。
典型 FPGA 开发流程与注意事项
FPGA 的规划流程便是运用 EDA 开发软件和编程东西对 FPGA 芯片进行开发的进程。典型 FPGA 的开发流程一般如所示，包括功用界说 / 器材选型、规划输入、功用仿真、归纳优化、归纳后仿真、完成、布线后仿真、板级仿真以及芯片编程与调试等首要进程。
1、功用界说 / 器材选型
在 FPGA 规划项目开端之前，有必要有体系功用的界说和模块的区分，其他便是要依据使命要求，如体系的功用和杂乱度，对作业速度和器材自身的资源、本钱、以及连线的可布性等方面进行权衡，挑选适宜的规划计划和适宜的器材类型。一般都选用自顶向下的规划办法，把体系分红若干个根本单元，然后再把每个根本单元区分为下一层次的根本单元，一向这样做下去，直到能够直接运用 EDA 元件库停止。
2、 规划输入
规划输入是将所规划的体系或电路以开发软件要求的某种办法表示出来，并输入给 EDA 东西的进程。常用的办法有硬件描绘言语（HDL）和原理图输入办法等。原理图输入办法是一种最直接的描绘办法，在可编程芯片开展的前期运用比较广泛，它将所需的器材从元件库中调出来，画出原理图。这种办法尽管直观并易于仿真，但功率很低，且不易保护，不利于模块结构和重用。更首要的缺点是可移植性差，当芯片晋级后，一切的原理图都需求作必定的改动。
现在，在实践开发中运用最广的便是 HDL 言语输入法，运用文本描绘规划，能够分为一般 HDL 和行为 HDL。一般 HDL 有 ABEL、CUR 等，支撑逻辑方程、真值表和状态机等表达办法，首要用于简略的小型规划。而在中大型工程中，首要运用行为 HDL，其干流言语是 Verilog HDL 和 VHDL。这两种言语都是美国电气与电子工程师协会（IEEE）的规范，其一同的杰出特征有：言语与芯片工艺无关，利于自顶向下规划，便于模块的区分与移植，可移植性好，具有很强的逻辑描绘和仿真功用，而且输入功率很高。除了这 IEEE 规范言语外，还有厂商自己的言语。也能够用 HDL 为主，原理图为辅的混合规划办法，以发挥两者的各自特征。
3、 功用仿真
功用仿真也称为前仿真是在编译之前对用户所规划的电路进行逻辑功用验证，此刻的仿真没有推迟信息，仅对开端的功用进行检测。仿真前，要先运用波形编辑器和 HDL 等树立波形文件和测验向量（行将所关怀的输入信号组组成序列），仿真成果将会生成陈述文件和输出信号波形，从中便能够调查各个节点信号的改动。假如发现过错，则回来规划修正逻辑规划。常用的东西有 Model Tech 公司的 ModelSim、Sysnopsys 公司的 VCS 和 Cadence 公司的 NC-Verilog 以及 NC-VHDL 等软件。
4、 归纳优化
所谓归纳便是将较高档笼统层次的描绘转化成较低层次的描绘。归纳优化依据方针与要求优化所生成的逻辑衔接，使层次规划平面化，供 FPGA 布局布线软件进行完成。就现在的层次来看，归纳优化（Synthesis）是指将规划输入编译成由与门、或门、非门、RAM、触发器等根本逻辑单元组成的逻辑衔接网表，而并非实在的门级电路。实在详细的门级电路需求运用 FPGA 制造商的布局布线功用，依据归纳后生成的规范门级结构网表来发生。为了能转换成规范的门级结构网表，HDL 程序的编写有必要契合特定归纳器所要求的风格。因为门级结构、RTL 级的 HDL 程序的归纳是很老练的技能，一切的归纳器都能够支撑到这一级其他归纳。常用的归纳东西有 Synplicity 公司的 Synplify/Synplify Pro 软件以及各个 FPGA 厂家自己推出的归纳开发东西。
5、 归纳后仿真
归纳后仿真查看归纳成果是否和原规划共同。在仿真时，把归纳生成的规范延时文件反标注到归纳仿真模型中去，可估量门延时带来的影响。但这一进程不能估量线延时，因而和布线后的实践情况还有必定的距离，并不非常准确。现在的归纳东西较为老练，关于一般的规划能够省掉这一步，但假如在布局布线后发现电路结构和规划目的不符，则需求回溯到归纳后仿真来承认问题之地点。在功用仿真中介绍的软件东西一般都支撑归纳后仿真。
图 1 FPGA 典型规划流程
6、 完成与布局布线
布局布线可理解为运用完成东西把逻辑映射到方针器材结构的资源中，决议逻辑的最佳布局，挑选逻辑与输入输出功用链接的布线通道进行连线，并发生相应文件（如装备文件与相关陈述），完成是将归纳生成的逻辑网表装备到详细的 FPGA 芯片上，布局布线是其间最重要的进程。布局将逻辑网表中的硬件原语和底层单元合理地装备到芯片内部的固有硬件结构上，而且往往需求在速度最优和面积最优之间作出挑选。布线依据布局的拓扑结构，运用芯片内部的各种连线资源，合理正确地衔接各个元件。现在，FPGA 的结构非常杂乱，特别是在有时序约束条件时，需求运用时序驱动的引擎进行布局布线。布线结束后，软件东西会主动生成陈述，供给有关规划中各部分资源的运用情况。因为只要 FPGA 芯片出产商对芯片结构最为了解，所以布局布线有必要挑选芯片开发商供给的东西。
7、 时序仿真
时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到规划网表中来检测有无时序违规（即不满意时序约束条件或器材固有的时序规矩，如树立时刻、坚持时刻等）现象。时序仿真包括的推迟信息最全，也最准确，能较好地反映芯片的实践作业情况。因为不同芯片的内部延时不一样，不同的布局布线计划也给延时带来不同的影响。因而在布局布线后，经过对体系和各个模块进行时序仿真，剖析其时序联系，估量体系功用，以及查看和消除竞赛冒险对错常有必要的。在功用仿真中介绍的软件东西一般都支撑归纳后仿真。
8、 板级仿真与验证
板级仿真首要运用于高速电路规划中，对高速体系的信号完好性、电磁搅扰等特征进行剖析，一般都以第三方东西进行仿真和验证。
9、 芯片编程与调试
规划的最终一步便是芯片编程与调试。芯片编程是指发生运用的数据文件（位数据流文件，Bitstream Generation），然后将编程数据下载到 FPGA 芯片中。其间，芯片编程需求满意必定的条件，如编程电压、编程时序和编程算法等方面。逻辑剖析仪（Logic Analyzer，LA）是 FPGA 规划的首要调试东西，但需求引出许多的测验管脚，且 LA 价格昂贵。现在，干流的 FPGA 芯片出产商都供给了内嵌的在线逻辑剖析仪（如 Xilinx ISE 中的 ChipScope、Altera QuartusII 中的 SignalTapII 以及 SignalProb）来处理上述对立，它们只需求占用芯片少数的逻辑资源，具有很高的实用价值。
依据 FPGA 的 SOC 规划办法
现在，因为 FPGA 功用提高价格下降，一同嵌入越来越多内核，很自然地，许多 IC 规划公司将 FPGA 用于 ASIC 原型验证，把 FPGA 可编程的长处带到了 SOC 范畴，其体系由嵌入式处理器内核、DSP 单元、大容量处理器、吉比特收发器、混合逻辑、IP 以及原有的规划部分组成。
SOC 渠道的中心部分是内嵌的处理内核，其硬件是固定的，软件则是可编程的；外围电路则由 FPGA 的逻辑资源组成，大都以 IP 的办法供给，例如存储器接口、USB 接口以及以太网 MAC 层接口等，用户依据自己需求在内核总线上增加，并能自己订制相应的接口 IP 和外围设备。
依据 FPGA 的典型 SOC 开发流程为：
1、芯片内的考虑
从规划生成开端，规划人员需求从硬件 / 软件协同验证的思路下手，以找出只能在体系集成阶段才会被发现的软、硬件缺点。然后挑选适宜的芯片以及开发东西，在归纳进程得到优化，随后进行准确的完成，以满意实践需求。因为规划规划越来越大，作业频率也到了数百兆赫兹，布局布线的推迟将变得非常重要。为了确保满意时序，需求在布局布线后进行静态时序剖析，对规划进行验证。
2、板级验证
在芯片规划结束后，需求再进行板级验证，以便在印刷电路板（PCB） 上确保与开始规划功用共同。因而，PCB 布局以及信号完好性测验应被归入规划流程。因为芯片内规划所做的任何改动都将反映在下流的规划流程中，各个进程之间的数据接口和办理也有必要是无误的。估计 SOC 体系以及一切必要的额定进程将使数据的大小成指数增加，因而，办理各种数据集自身是急剧挑战性的使命。
听过了太多国产 EDA 东西、FPGA 芯片的报导，很全面，也都能站在国家战略，资本商场等多个微观视点去考虑、剖析问题。但我想，关于一般开发者而言，咱们当然信任出路是很夸姣的，但咱们也很关怀 EDA 东西是否安稳，比如说：
1 500M 的芯片，跑不了 50M 的逻辑，EDA 东西都阅历了什么？
2 简略的逻辑就导致布线的拥塞？
3 在线逻辑剖析仪抓不到想要的信号？
以上是MYMINIEYE 的 Mill 和高云半导体商场副总裁 Paul（黄俊）从技能的视点聊聊 EDA 东西和 FPGA 芯片。Mill 有着多年的 FPGA 产品开发经历，而 Paul 也在国内外原厂有着多年的技能及商场经历，因而，从开发者和原厂的视点一同讨论 FPGA 开发中心技能问题，说出 FPGA 原厂背面的风趣故事。
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