Steve Leibson
在芬兰举办的世界SoC会议上，Catena Radio Design公司的CTO Kianush做了主题讲演：SoC中低功耗RF收发器的规划战略，它涉及到当时的一个问题即高度集成对数字电路来讲很有利，可是对RF规划者来讲却是个头疼的问题，首要问题包含串扰（数字噪声引进电源和信号线），无法承受的电源特性以及本钱问题。
Kianush在讲演中说到的最大应战是射频共存(比方GPS, 蓝牙和蜂窝通讯)的问题。当想要更多的集成多个收发器在一个die中来下降本钱时，将一切的射频部分完美地放在一起会由于接口问题而变成一个大难题。别的，在巨细恰当的晶片上完成这样的射频规划也是个问题，由于Vdd总是与更小器材尺度匹配，所以太低的Vdd会下降射频的信号处理才能，引起更多的走漏（由于更薄的氧化层），添加1/f闪耀噪声。
器材尺度的缩放对RF收发器的功率耗散并没有协助，由于发送器的功率由政府法规确认，它并不像数字电路相同功耗完全由技能决议。
SoC中的RF收发器包含了模仿、RF、混合信号以及DSP电路。这是个很难做的混合物，所以现在有趋势将收发器做的尽量数字化，这个趋势便是软件无线电（SDR），它看上去是RF范畴在这个时代的圣杯。经过校准和纠正技能，一个愈加数字化的收发器能够用DSP来补偿低本钱的模仿电路所带来的影响。
在一些RF运用中，平均功率耗费不由作业功率决议，而是由待机功耗决议，此刻RF收发器是封闭的，只要处理器和总线处于作业状况。Kianush展现了一个ZigBee的比如，射频作业时间为1ms，待机时间为100ms到4s，此刻，由于发送周期很短，1mA的待机电流导致的能量耗费会是20mA的发射电流导致的耗费的10倍。
制程的开展也会引起走漏。关于一个恒压源，从180nm到130nm就会使走漏添加10倍，问题出在更薄的栅极氧化层，在90nm光刻中它只要5个原子层（1.2nm）。绕过这个问题的一个办法是给体系的非易失性内存一个独自的电源，并在待机期间封闭一切电路。好消息是根据铬的高K绝缘材料在45nm制程上比65nm制程将走漏减小了若干数量级。
对RF发送器来讲功率首要由功放（PA）的功率决议。GSM、蓝牙和ZigBee的发送器能够运用C类PA，比较于蜂窝电话射频选用的高度线性的A类PA来讲，C类不是很线性可是功率很高。承受器的功耗首要由动态规模的要求确认，由噪底和最大估计信号间的联系确认。
最终，Kianush讲到他们正在研制需求更少电感的发送器和接收器，由于数字电路能够只用一个电感就将成百上千门电路放到一个晶圆中。
