12.3体系原理框图
本体系选用了两片SRAM存储器构成乒乓缓冲结构来完结视频的收集和处理，视频的收集和输出部分选用了使用广泛的SAA71XX系列。
数字图画倍焦体系的原理框图如图12.3所示。
图12.3数字倍焦体系原理框图
体系框图各部分模块介绍如下
（1）VideoDecoder模块。
视频输入是PAL格局的，使用VideoDecoder芯片能够将PAL格局的模仿视频信号转换成ITU656格局的数字视频信号。ITU656信号就能够直接送入FPGA进行收集和处理了。
（2）VideoEncoder模块。
视频输出是PAL格局的，使用VideoEncoder芯片能够将ITU656格局的数字视频信号转换成PAL格局的模仿视频信号。
（3）FPGA模块。
FPGA是体系的中心部分，完结一切数字信号的处理功用，包含图画的收集、倍焦扩大以及输出等。本体系选用了Altera公司的ACEX1K系列的EP1K50芯片。
（4）SRAM模块。
SRAM作为体系的缓冲区来完结图画的暂存功用。SRAM需求缓存行改换后的成果，每场图画尺度为720´288，行改换后为720´192＝138240，近似为139KB。因而，用一片256KB的SRAM就能够缓存一场行改换成果。
（5）CLOCK、POWER模块。
CLKOCK模块给体系供给时钟电路，选用晶体振荡器来完成。POWER模块为体系供给电源。体系输入为5V，POWER模块能够将输入的5V信号转换为3.3V和2.5V电源。
下面来具体介绍FPGA的内部结构设计。
