DSP正在成为一种简直无处不在的技能，不只运用在很多消费电子、轿车与电话产品中，并且也进入越来越先进的设备。
比如无线基站、雷达信号处理、指纹识别以及软件无线电等运用都要求极高的处理才能。这些新类型的高功用DSP运用推进独立处理器的功用走高，而为了进步功用，硬件处理计划也在不断发展。
在90年代初，规划者面对的应战是，怎么选用多个处理器以会聚更多的处理才能，然后满意他们的功用要求。但是在和谐多个处理器的功用时，体系级规划变得极为困难，更不用说这种办法既贵重又浪费资源。
当第一种完结DSP的FPGA出现时，DSP规划者开端运用这种器材来援助处理器的才能。在这种办法中，FPGA经过加快DSP算法的要害部分(这对功用至关重要)，能够弥补处理器的缺乏。
今日的专用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蕴藏着巨大的潜力，可经过并行化来提
高功用。确实，DSP专用FPGA技能已显示出可供给比其它完结计划高100倍的功用优势(表1)。
因此，在FPGA中包含一颗标准DSP的状况变得因此，越来越遍及，并且估计以此种办法来运用FPGA
的规划将敏捷添加。
规划应战
不过，伴跟着这种强壮的硬件才能，规划者面对怎么有用完结这些依据FPGA的DSP体系的问题。这种大型的杂乱规划对传统的DSP规划办法提出了应战。这在很大程度上是因为以下现实，即在DSP运用中，传统的FPGA规划流程没有充分运用一个高效规划流程的两个要害要素：归纳技能与可移植IP。
那些运用归纳技能来规划AS%&&&&&%的人都很清楚归纳技能的优势。对依据FPGA的DSP来说，该技能是要害，它使规划进入处于高档的笼统水平并能主动探究面积与功用之间的折衷。快速规划进入与高笼统水平及主动化的结合，不只能供给单一的规划示例，并且还能供给各种可供挑选的完结成果。
关于功用优先于面积的运用来说，它或许需求包含数百个乘法器的完结计划。这种办法将具有很快的速度，但也会耗费很多硅片面积。相同，关于那些对面积更灵敏的运用来说，完结计划应运用功用较低、数量较少的乘法器，以得到占位面积更小的成果。这些类型的折衷对依据FPGA的高档DSP的开发来说至关重要，因此要求有功用强壮的东西。
高效DSP开发的另一个要害要素是具有恰当的构建模块或IP。适合于这些运用的IP具有两个首要特点：可扩展性与可移植性。与适用性相对较低的同类IP比较，可扩展IP使规划者无需献身功率即能构建定制IP功用。新功用模块是高效的，因为在后续的归纳进程中，未用的或不用要的部分将被优化掉。
可移植性也能确保功率。DSP规划者有必要能在规划出算法今后，无需进行修正即可在任何FPGA供货商的产品上运转它们。这种可移植性将供给极大的功率与自由度，以便利挑选一种最佳完结计划。
DSP验证也构成应战。当验证DSP时，信号调试与剖析变得更杂乱，并不只仅限于查看时域、频域曲线及分布图。因为数字信号的特征取决于其采样时刻和离散起伏，DSP验证东西有必要能有用界说及操作多速率DSP运用中的时刻。
此外，它们还有必要易于从全精度浮点仿真转换到有限字长定点仿真。一起，它们还需求一种用于对DSP算法进行建模的言语，包含对时刻、定点资源与并行性等概念的本地支撑。
整合办法
规划技能方面的最新进展为处理DSP规划者的共同应战供给了令人兴奋的处理计划。由Mathworks公司供给的Simulink是一种依据数学模型的体系规划环境，为DSP规划者供给了强壮的建模与仿真功用。该环境能处理多速率离散时刻界说与办理以及单源浮点仿真等DSP问题。关于FPGA完结来说，DSP归纳是一项将DSP验证与最佳DSP完结链接在一起的要害立异。凭借嵌入在Synplify DSP东西中的才能，规划者能够选用一种主动式且独立于器材的办法来查看完结进程的折衷并完结方针映射。将DSP归纳与Simulink联合运用，可将体系架构师与硬件规划师的特长整合到一个公共环境中。体系架构师能够为Simulink创立一个独立于供货商的模型，使规划进入点保持在纯算法层面，然后将他的注意力会集在更高层次的规划功用上。
当模型转交给硬件规划师时，标准没有任何架构意义。只需建模环境中的DSP验证东西答应无缝集成归纳引擎，硬件规划师无需修正验证源就可查看架构方面的折衷。因为验证源保持一致，所以体系架构师不用忧虑硬件完结问题，而硬件规划师也不用费劲地去研讨DSP算法标准。此外，这还能确保规划完整性与最优化，并进步两个团队成员的工作功率。该规划办法的要害是选用通用DSP库。供货商专有的IP会使算法规划堕入到不用要的完结细节中。选用一个与架构参数无关的通用DSP功用库，规划将依据高层标准来发生输出。凭借一个高层功用库，乃至与DSP功用有关的延时也能被推迟到架构优化阶段来处理。这是经过DSP归纳来完结的。比如DSP归纳、Simulink及可移植库等立异都是改善DSP规划的要害元素，但将这些才能集成到一个总的办法
学中也十分要害。最佳的DSP规划流程可为现有规划才能添加通用库以及整合DSP归纳与Simulink的才能(参见图2)。在规划标准时，体系架构师只需在朴实的算法笼统层面上操作。经过运用功用块，规划师可用相似的DSP概念来捕获算法。
在规划流程的后期，因为Simulink具有DSP验证环境特性，算法验证因此变得十分简单。可视化、调试以及内置的加快器等才能使规划者更简单完结离散时刻规划的快速仿真。
这种规划办法的引擎便是DSP归纳，它决议了面积、功用等体系级方针。这个过程旨在创造出一种能耗费最少的资源并到达所需功用的架构。经过选用折叠、体系规划重守时以及添加延时等恰当的体系级优化技能，DSP归纳能满意体系级功用方针。所得到的架构可由独立于供货商的可归纳RTL代码来生成。因为规划保留了独立于供货商的特性，RTL归纳东西的悉数才能能够被用于履行进一步的规划优化。
与传统规划流程比较，上述DSP规划办法具有显着的优势。跟着规划规划增大，仅是因为其无延时的算法及无需时刻来同步多条途径，DSP归纳流程就超过了传统办法。比较DSP归纳与传统流程的规划成果表明，即便在不同的优化状况下，前者也相同有改善。当在DSP归纳期间不履行高档优化时，所得到的任何优化首要归功于RTL归纳。即便没有DSP归纳优化，在所有测验电路中选用的逻辑单元数量也会自始自终地削减，而功用也会得到改善。
咱们需求考虑几种不同的优化状况。当答应进行资源共享时，常常期望在资源运用上有显着的改善，即便以献身某些功用为价值。测验电路现已证明了这一点，即以功用的显着下降为价值能够显着削减耗费的资源。这种优化技能最适合在资源有限但答应功用有必定下降的状况下运用。重守时优化技能是增强DSP归纳成果的另一个选项。选用这种办法时，虽然或许要以耗费更多的资源为价值，但与独自的DSP归纳及传统规划办法比较，功用将有显着进步。
为到达守时意图，一些DSP归纳处理计划在架构层上重新分配寄存器并引进一些管道。选用门级重守时能够弥补这种高档守时，两者的结合运用将取得最佳的优化成果，且无需添加任何资源即可取得显着的功用改善。
