在传统的大规模ASIC和SoC规划中，芯片的物理空间大致可分为以下三部分：
1.用于新的定制逻辑
2.用于可复用逻辑(第三方IP或传统的内部IP)
3.用于嵌入式存储
如图1所示，当各厂商为芯片产品的商场差异化(用于802.11n的无线DSP+RF、蓝牙和其他新式无线规范)而持续开发各自独有的自定义模块，第三方IP(USB核、以太网核以及CPU/微操控器核)占用的芯片空间简直一成未变时，嵌入式存储器所占份额却明显上升。
图1:当时的ASIC和SoC规划中，嵌入式存储器在总可用芯片空间中所占份额逐步升高
Semico Research 2013年发布的数据显现，大多数SoC和ASIC规划中，各式嵌入式存储器占用的芯片空间已超越50%.此外，许多大规模SoC嵌入式存储器的运用意图和首要功用也各不相同，如图2所示。
图2:多核SoC的各种嵌入式存储器IP
因为能够依据规划意图，经过选用正确的SoC存储器类型来优化规划，因而，关于规划师来说，使用各种存储器IP具有非常重要的含义。规划师可经过恰当分配各种存储器IP所占份额，完结速度、功耗、空间(密度)以及非易失性等各种功用参数的优化。
嵌入式存储器的首要规划规范
各种使用规划中，最佳存储器IP的确认首要依据以下5个驱动要素，如图3所示：
1.功率
2.速度
3.牢靠性/良率
4.密度
5.本钱
图3:确认存储器IP的首要要素
经过对上述各功用决议要素进行权衡，可得到最优解决方案。许多情况下，存储器编译器 可依据输入存储器规划生成流程中的各种驱动要素，主动生成功用经过优化的特定存储器IP.相同重要的是，存储器IP的支撑性结构应适用牢靠的验证办法，且生成的IP良率最高。最终，为完结产值与质量的最优化，存储器编译器还应直接生成GDSII,无需人工干预或调整。其他要素还包含杰出的规划余量操控、对主动测验图形向量生成和内建自测验(BIST)的支撑。此外，最好具有经过BIST的单步履行进行硅片调试的功用。
功率
强壮的编译器加之先进的电路规划，可极大地下降动态功耗(CV2f)，并可经过使用多芯片组、先进的计时办法、偏置办法、晶体管Leff特征操控以及多重供给电压(VT)优化等技能最大极限地下降走漏功率。规划师可归纳运用这些存储器技能，经过电压和频率的调整以及多电源域的使用，得到最抱负的成果。
速度
为取得一流的存储器功用，先进规划技能的充分使用至关重要。规划师可使用存储器编译器对速度(比方存取时刻或循环时刻)、空间、动态功耗以及静态功耗(走漏功率)等要素进行权衡，得到所需求的最优组合。在经过多种VT技能、多芯片组以及多种存储单元等的归纳选用，改进存储器块的一起，辅以节能规划技能，相同能够取得较高速度。
牢靠性与良率
晶体管体积和能耗的大幅下降，尽管使噪声容限明显减小，但也对极深亚微米芯片的牢靠性带来了影响。因而，为进步良率，改进运转的牢靠性，需选用ECC和冗余技能。
因为今日SoC的位元数已非常巨大，因而，嵌入式存储器便成为了决议SoC良率的最重要要素。在进步存储器良率方面，因为可削减批量出产时刻，操控测验与批改本钱，因而专有测验与批改资源具有重要作用。选用一次可编程存储技能制作的存储器IP,在芯片制作完结后，产生存储信息失效时，其内置自批改功用便可对存储器阵列进行批改。抱负情况下，为在出产测验过程中，快速进行批改编程，存储器编译器的批改功用需与硅片测验东西严密集成。
关于规划师来说极其重要的是，可依据需求挑选由晶圆代工企业制作位单元，或许进行自我规划。需进行定制规划时，与了解定制规划且可为各流程节点供给硅片数据的嵌入式存储器供给商进行协作，具有极大的协助作用。有了先进的规划技能，即便不需求额定的掩膜和流程批改，亦可最大极限地进步良率和牢靠性。
密度
在存储器IP的挑选上一个重要的考虑要素是，能否为各流程节点挑选不同的存储器密度。先进的存储器编译器答应规划师在密度与速度之间进行权衡，比方，是挑选高密度(HD)位单元仍是挑选高电流位单元。
规划师还可凭借灵敏的列多路复用等功用，经过操控存储器占用形状(可变宽度、可变高度，或正方形)，优化SoC布局规划，从而最大极限地减小存储器对芯片全体巨细的影响。部分存储器编译器还支撑sub-words(位和字节可写)、功率网格生成等功用，可最大极限地优化功率输出。此外，灵敏的端口分配(一个端口用于读或写，第二个端口用于读和写)亦可节省SRAM、CAM和寄存器文件的占用空间。
两种嵌入式存储器IP架构的密度联系如图4所示。与6晶体管(6T)位单元比较，位容量一守时，单晶体管(1T)位单元最多可削减50%的芯片空间。在规划中，对速度要求较低而密度要求较高时，1T式架构是较为抱负的挑选。因为可选用批量CMOS流程，省却了额定的掩膜环节，因而有益于本钱紧缩。在高速使用方面，规划师可选用6T乃至8T位单元来满意其速度要求。
图4:存储器密度与不同嵌入式存储器IP架构的份额联系
本钱
关于SoC ASIC来说，为最大极限紧缩本钱，与次优IP(常称为“免费IP”)比较，规划师更愿挑选“节省空间”的IP参数。尽管有许多存储器IP参数可供规划师免费选用，但在产品的全体收益性上，却并不总是存在经济性最好的解决方案。在许多情况下，与“免费”存储器IP比较，经过改进获批的嵌入式存储器IP的密度与功用来紧缩制作本钱，其作用更为明显。
在产品的整个寿数过程中，存储器体积的优化对量产本钱的影响如表1所示。本表中，存储器IP所占用的芯片空间以百分比表明。可经过芯片本钱、量产功率以及产品寿数，核算高密度存储器的本钱紧缩作用。节省的IP空间依据图4得出。从图中能够看出，1T和6T存储器的密度增量比值约为2:1.
表1:高密度IP与本钱节省
嵌入式存储器IP选用攻略
为让您对存储器规划中的可选要素有一个了解，现将带有部分最先进功用的收费嵌入式存储器类型总结如下。
单端口(6T)和双端口(8T)SRAM IP
因为这类存储器架构大多适用于干流CMOS制作流程，无需额定的流程环节，因而依据传统6T存储单元的静态RAM存储器块已成为ASIC/SoC制作中的干流。6T存储单元选用了经过实践查验的由晶圆代工厂出产的可用于高速度、低功耗规划的6T/8T位单元，是大规模程序或数据存储器块的抱负器材。6T存储单元可用于存储才能从几位到几兆位的存储阵列。
依据规划师是选用针对高功用仍是针对低功耗优化的CMOS流程，选用此种结构的存储阵列，经过规划，可满意多种不同的功用需求。经高功用CMOS流程制作的SRAM块，在功耗得到下降的一起，在40nm和28nm等高档流程节点的存取时刻可下降到1ns以下。跟着流程节点的推动，外形尺寸的缩小，选用传统6T存储单元构建的静态RAM,其单元尺寸将更小，存取用时也更短。
SRAM存储单元的静态特性使其可保存最小数意图支撑电路，只需求对地址进行解码，并向解码器、传感和计时电路的规划供给信号即可。
单端口(6T)和双端口(8T)寄存器文件IP
关于快速处理器缓存和较小的存储器缓冲(最高约每个宏块72Kbit)来说，这类寄存器文件存储器IP是个不错的挑选。寄存器一起具有占用空间最小、功用最快等特色。
单层可编程ROM IP
这种结构功耗和速度均相对较低，特别适用于空间有限的微码的存储，固定数据的存储，或体积稳步递加的使用程序的存储。这类IP可支撑多芯片组和不同长宽比，既缩小了芯片体积，又取得了最佳速度。为加速规划周期，部分IP还供给了用以驱动存储器编译器的编程脚本语言。
内容寻址存储器IP
因为速度更快，能耗更低，且与用于履行很多查找使命的使用程序的算法途径比较，占用芯片空间更小，因而这类IP大多作为TCAM(三进制)或BCAM(二进制)IP,用于查找引擎类使用程序。一般情况下，查找可在单个时钟周期内完结。TCAM和BCAM一般用于包转发、以太网地址过滤、路由查询、固件查找、主机ID查找、存储器去耦合、目录紧缩、包分类以及多路高速缓存操控器等
单晶体管SRAM
这种结构尽管速度有所下降，但密度极高，可用于180 nm,160 nm,152 nm,130 nm,110 nm,90 nm以及65 nm流程。特别适用于需求很多片上存储空间–大多大于256Kbit,但不需求极高的存取速度的ASIC/SoC程序，以及空间有限且存储器块存在走漏电流的规划。本结构可生成与SRAM作业原理类似的存储器阵列，但其根底为单晶体管/单%&&&&&%(1T)存储单元(如动态RAM所用)。
因为选用了6T存储阵列，因而在相同的芯片空间上，单晶体管SRAM阵列的存储才能更强，但需求在体系操控器和逻辑层面，了解存储器的动态特性，并在改写操控的供给上发挥积极作用。在某些情况下，为使其看起来像简略易用的SRAM阵列，也可能对DRAM及其本身操控器进行集成。经过高密度1T宏块与某些供给改写信号的支撑逻辑的整合，可使存储单元的动态特性透明化，规划师可在施行AS%&&&&&%和SoC解决方案时，将
