OSC是用无源晶振，EXT是用有源晶振或外部时钟2440的12M是Oscillator 是有源的呀！
2440的12M是Oscillator
Crystal 无源晶体
Oscillator 有源晶体（里边有有源器材） |
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无源晶振内只要一片按必定轴向切开的石英晶体薄片,供接入运放(或微处理器的XTAL端)以构成振动.有源晶振内带运放,作业在最佳状况,电源后,可直接输出必定频率的等幅正弦波,一般至少有4引脚,体积稍大. |
预备先不跑体系，把S3C2440和周边硬件了解一下再说。
关于任何一个单片机，要运用它首要就要弄理解他的时钟体系，MCU的时钟就像人的心脏，跳动的快慢，决议着体系的作业速度。S3C2440的datesheet上说，能够到达400M，可是也不是说，有必要在400M的频率下作业，主时钟晶振来自于外部晶振（XTIPLL）或许是外部时钟（EXTCLK）。时钟生成器包括了一个振动器（振动放大器），其衔接外部晶振，而且还有2个PLL，能够发生需求的高频。
经过引脚OM[3:2]来决议时钟源是Crystal仍是EXTCLK，不过我用的开发板将OM[3:2]固定接地了，都是用外部晶振。有一点值得留意，在对MPLLCON写入有效值之前，体系运用外部晶振或外部时钟源的时钟。即运用户不预备改动MPLLCON的值，也应当从头写一次。
简略说一下，S3C2440的时钟构成。
S3C2440具有2个PLL(Phase Locked Loop：用来发生高频的电路)，一个是MPLL,用于发生FCLK，HCLK，PCLK三种频率，这三种频率别离有不同的用处：
FCLK是CPU供应的时钟信号，假如说到CPU的主频是400MHz，便是指的这个时钟信号。
HCLK是为AHB总线供应的时钟信号，Advanced High-performance Bus，首要用于高速外设，比方内存操控器，间断操控器，LCD操控器，DMA以及USB host。
PCLK是为APB总线供应的时钟信号，Advanced Peripherals Bus，首要用于低速外设，比方WATCHDOG,IIS, I2C，SDI/MMC, GPIO，RTC ，UART,PWM,ADC and SPI等等。
别的一个是UPLL，专门用于驱动USB host/Device。而且驱动USB host/Device的频率有必要为48MHz。
在体系复位之后，假如没有设定PLL，则选用外部晶振的频率作为FCLK，一起FCLK:HCLK:PCLK的比例联系为1:1:1。
下面说一些跟时钟有关的寄存器设置：经过改动CLKDIVN能够改动FCLK,HCLK,PCLK的分频比。
确认时刻计数寄存器LOCKTIME(0x4c000000):一般运用默许就能够。
锁相环操控寄存器[MPLLCON(0x4c000004)&UPLLCON(0x4c000008)]:
MPLL=(2*m*Fin)/(p*2^s)UPLL=(m*Fin)/(p*2^s)
其间m=(MDIV+8),p=(PDIV+2),s=SDIV
P,M规模：1<=P<=62,1<=M<=248
留意：MDIV[19:12],PDIV[9:4],SDIV[1:0],当设置MPLL和UPLL值的时分，需求先设置UPLL再设置MPLL。
例如：MPLLCON = (92<<12) | (1<<4) |(1);//FCLK=400M
这儿MDIV=92,PDIV=1,SDIV=1，那么m=100,p=3,s=1,且Fin=12M,所以FCLK=400M
再设置CLKDIVN=0x03；//FCLK:HCLK:PCLK=1:2:4
这儿CLKDIVN(0x4c000014)用于决议三者的分配比例
一般设置这两个就能够了。还有一个时钟操控寄存器CLKCON(0x4c00000c)向相应位写1使能相应时钟，不过一般默许为1.
关于时钟方面根本便是这么多了
S3C2440 clock 作业原理
时钟和
电源办理这一块内容包括三个部分:时钟操控, USB操控, 电源操控
在s3c2440a的CPU上,时钟操控逻辑能够发生需求的时钟信号,包括给CPU用的FCLK, 给AHB总线外设用的HCLK以及给APB总线外设用的PCLK.S3C2440A含有两个锁相环:一个是FCLK, HCLK和PCLK, 还有别的一个专门用于USB单元(48Hz).时钟操控逻辑能够在没有PLL的时分使时钟变慢,而且能够用软件的办法使时钟与周边设备衔接与断开, 这个功用能够节约功耗.
弥补:
AMBA总线
先进的微操控器总线体系结构AMBA标准界说了三种总线：
（1）AHB（Advanced High-performance Bus）：用于衔接高功用体系模块。它支撑突发数据传输办法及单个数据传输办法，一切时序参阅同一个时钟沿；
（2）ASB（Advanced System Bus）：用于衔接高功用体系模块，它支撑突发数据传输方式；
（3）APB（Advance Peripheral Bus）：是一个简略接口支撑低功用的外围接口。
关于电源操控逻辑,S3C2440A有不同的电源办理的主题,来对某一项使命来优化电源功耗.S3C2440A中的电源办理单元能够有四种方式: 一般方式, SLOW 方式, IDLE方式, SLEEP方式.
功用描绘
时钟架构
时钟发生器包括一个衔接在外部crystal上的晶振,而且有两用于发生S3C2440A所需求的高频信号的锁相环.
时钟源的挑选
下表显现了芯片方式操控引脚(OM3和OM2)的挑选与S3C2440A时钟源的联系.
留意:
1) 尽管重启后,MPLL会发动,可是直到软件正确设置了MPLLCON寄存器后,MPLL的输出才作为体系的时钟.在正确的设置被设置前,来自外部的crystal或extclk源直接作为体系时钟.即运用户并不想改动MPLLCON寄存器的默许值,用户应该在MPLLCON的寄存器中设置相同的值.
2) OM[3:2]用于决议测验方式,当OM[1:0]是11的时分.
锁相环
在时钟发生器中的MPLL,作为一个电路,作用是在频率与相伴上同步输出信号与一个参阅输入信号.
时钟操控逻辑
时钟操控逻辑决议运用的信号源,PLL时钟或外部时钟. 当PLL装备成一个新的频率时,时钟操控逻辑间断FCLK的运用,直到运用PLL锁时刻的PLL的输出安稳后. 这种时钟操控逻辑在通电重启或从节电方式中醒来都起作用.
通电重启(XTIpll)
在一般方式中改换PLL的设置
USB时钟操控
FCLK, HCLK, PCLK
FCLK 用于ARM920T
HCLK 用于AHB总线,AHB总线被ARM920T用于,内存操控器,间断操控器,LCD操控器,DMA和USB host block.
PCLK 用于APB总线,APB总线是用于周边设备的,如是WDT,IIS, I2C, PWM 计数器, MMC接口, ADC, UART, GPIO, RTC 和SPI
留意:
1) CLKDIVN有必要当心设置,不要超越HCLK和PCLK的答应规模.
2) 假如HDIVN不是0,CPU总线方式有必要从快速总线方式转化到异步总线方式,经过运用下面的指令来到达.(S3C2440不支撑同步总线方式)
MMU_SetAsyncBusMode
mrc p15, 0, r0, c1, c0, 0
orr r0, r0, #R1_nF:OR:R1_iA
mcr p15, 0, r0, c1, c0, 0
假如HDIVN不是0, 而且CPU总线方式是快速总线方式,那么CPU将会在HCLK下作业.这种特功用够用来在不影响HCLK和PCLK的状况下改动CPU频率成本来的一半或更多.
电源办理
在S3C2440A中,电源办理模块经过软件来操控体系时钟以到达削减电源功耗的功用.这些主题跟PLL,时钟操控逻辑(FCLK,HCLK,PCLK)和唤醒信号有关.
S3C2440A有四种电源方式.下面的部分描绘各种方式.各种方式之间的转化并不是随意的.
FCLK的值怎么得到?
FCLK= Fout = 2 * m * Fin / (p*2^s), Fvco = 2 * m * Fin / p where : m=MDIV+8, p=PDIV+2, s=SDIV
MPLLVal [M:7fh,P:2h,S:1h]bootloader打印出来的信息.
code
mov r1, #0x4c000000
ldr r2, =0x7f021
str r2, [r1, #0x04]
与BOOTLOADER里打印出来的相同.
^ 代表幂
So, FCLK =2* (127+8)*12M/4*2=405M
关于HCLK, PCLK的值,取决于CLKDIVN的值.
代码如下:
mov r1, #0x4c000000
ldr r2, 0x5
str r2, [r1, #0x14]
所以CLKDIVN=5, HDIVN=10,PDIVN=1, 再看CAMDIVN
10: HCLK = FCLK/4 when CAMDIVN[9]=0
HCLK = FCLK/8 when CAMDIVN[9]=1
PCLK = HCLK /2
CAMDIVN代码中没有进行设置,就用初始值.0
故
HCLK = FCLK/4
PCLK = FCLK/8
至此, clock部分设置完毕.
clock部分比较简略，现在依照datasheet的思路整理一下。
一、对clock的根本知道
第七部分是“clock & power management”，总结如下：
1 s3c2410的clock & power management模块包括三个部分：clock control、usb control、power control。现在的关注点是clock control。
2、s3c2410有两个pll（phase locked loop，锁相环，在高频中学过，能够完成倍频，s3c2410的高频便是由此电路发生的）。其间一个是MPLL，M即为main，用来发生三种时钟信号：Fclk（给CPU核供应时钟信号，咱们所说的s3c2410的cpu主频为200MHz，便是指的这个时钟信号，相应的，1/Fclk即为cpu时钟周期）、Hclk（为AHB bus peripherals供应时钟信号，AHB为advanced high-performance bus）、Pclk（为APB bus peripherals供应时钟信号，APB为advanced peripherals bus）。在这儿，需求了解一下AMBA system architecture了。这个能够到官方网站www.arm.com下载相关材料。简略的说，AMBA是一种协议，这种协议现已称为片上安排通讯的事实上的标准（the de facto standard for on-chip fabric communication）。下面给出英文描绘：
The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates “right-first-time” development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.
需求知道的是，AMBA总线是ARM提出的一种解决方案，它并非仅有的标准，可是由于ARM的广泛运用，AMBA总线也就成为了事实上的标准了。现在AMBA总线最新为AMBA 3 specification版别，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410还只能支撑AMBA 2 specification，这个版别包括AMBA 2 AHB Interface、AMBA 2 APB Interface。也便是在s3c2410的框图中看到的两种总线接口。需求留意的是，这两种总线所连的外设是有差异的。AHB总线衔接高速外设，低速外设则经过APB总线互连。明显，对不同总线上的外设，应该运用不同的时钟信号，AHB总线对应Hclk，APB总线对应Pclk。那么事前就应该弄清楚，每条总线对应的外设有那些，这样在设置好时钟信号后，对应外设的初始化的值就要依此而确认了。
AHB bus上的外设有LCD controller（CONT代表controller，操控器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。
APB bus上的外设有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。
3、主时钟源来自外部晶振或许外部时钟。复位后，MPLL尽管默许发动，可是假如不向MPLLCON中写入value，那么外部晶振直接作为体系时钟。EDUKIT-III的外部晶振有两个，一是用于体系时钟，为12MHz；一个用于RTC，为32.768KHz。曾经试验没有向MPLLCON写入数值，所以体系时钟都是12MHz。从这儿也能够发现一个问题，假如外部晶振开端没有焊上，那么体系是无法正常发动的。由于依照上述规矩，复位后还没有写入MPLLCON，这时又没有能够运用的时钟源，所以不会发动。也便是硬件完成后，这个12MHz的晶振是必定要焊上的，才干进行后续的硬件测验作业。
二、clock设置的进程
首要应该读懂下一段：
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Power-OnReset(XTIpll)
Figure 7-4 shows theclockbehavior during the power-onresetsequence.The crystal oscillator begins oscillation within several milliseconds.When nRESET is released after the stabilization of OSC(XTIpll)clock,the PLL starts to operate according to thedefaultPLL configuration.However,PLL is commonly known to be unstable after power-onreset,so Fin is fed directly to FCLK instead of the Mpll(PLL output)before the software newly configures the PLLCON.Evenifthe user doesnotwant to change thedefaultvalue of PLLCONregisterafterreset,the user shouldwritethe same value into PLLCONregisterby software.
The PLL restarts the lockup sequence toward thenewfrequency only after the software configures the PLL with anewfrequency.FCLK can be configured as PLL output(Mpll)immediately after locktime.
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这个首要是依据PLL的特色。简略的描绘便是，上电复位后，几个ms后晶振起振。当OSC时钟信号安稳之后，nRESET电平拉高（这是硬件主动检测进程）。这个时分，PLL开端依照默许的PLL装备开端作业，可是特殊性就在于PLL在上电复位后开端是不安稳的，所以s3c2410规划为把Fin在上电复位后直接作为Fclk，这是MPLL是不起作用的。假如要想是MPLL起作用，那么办法便是写入MPLLCON寄存器值，然后等候LOCKTIME时刻后，新的Fclk开端作业。下面把这些进程分来来描绘，软件进程部分结合程序进行。
1、上电几个ms后，晶振输出安稳。Fclk=晶振频率。nRESET康复高电平后，cpu开端履行指令，这完全是硬件动作，不需求软件设置。
2、第一步软件作业： 设置P M S divider control，也便是设置MPLLCON寄存器。
关于PMS，能够看Figure 7-2.寄存器MPLLCON的设置呢，其实有必定的规矩，并非你想要的每个Fclk频率都能够得到。官方引荐了一个表PLL VALUE SELECTION TABLE，要依照这个进行。不然的话，就需求自己依照公式核算，可是mizi公司并不确保你的设置是适宜的。所以，假如想要作业在200MHz，仍是依照vivi的引荐值即可。
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@ step1:set P M S divider control
movr1,#CLK_CTL_BASE
ldr r2,=vMPLLCON_200
strr2,[r1,#oMPLLCON]
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其间，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll（Fclk）=（m×Fin）/（p×(2^s)）【m=MDIV+8, p=PDIV+2,s=SDIV】
3、第二步软件作业： 设置CLKDIVN。
这一步是设置分频系数，即Fclk为cpu主频，Hclk由Fclk分频得到，Pclk由Hclk分频得到。假定Hclk是Fclk的二分频，Pclk是Hclk的二分频，那么分频系数比便是Fclk：Hclk：Pclk=1：2：4.那么Hclk为100MHz，总线时钟周期为10ns。Pclk为50MHz。
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@ step2:change clock divider
movr1,#CLK_CTL_BASE
movr2,#vCLKDIVN
strr2,[r1,#oCLKDIVN]
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4、第三步软件作业： CLKDIVN的弥补设置
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IfHDIVN=1,the CPU bus mode has to be changed from the fast bus mode to the asynchronous bus modeusingfollowing instructions.
MMU_SetAsyncBusMode
mrc p15,0,r0,c1,c0,0
orr r0,r0,#R1_nF:OR:R1_iA
mcr p15,0,r0,c1,c0,0
IfHDIVN=1andthe CPU bus mode is the fast bus mode,the CPU will operate by the HCLK.Thisfeature can be used to change the CPU frequency as a half without affecting the HCLKandPCLK.
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看了上段话，只需求翻译出来就能够了。
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@ FCLK:HCLK=1:2
.macroMMU_SetAsyncBusMode
mrc p15,0,r0,c1,c0,0
orr r0,r0,#(R1_iA|R1_nF)
mcr p15,0,r0,c1,c0,0
.endm
@ step3:set asynchronous bus mode
MMU_SetAsyncBusMode
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5、第四步软件作业：等候locktime时刻，让新的Fclk收效
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@ step4:stay locktime
movr1,#CLK_CTL_BASE
ldr r2,=vLOCKTIME
strr2,[r1,#oLOCKTIME]
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6、对外设的影响
在这个试验中，首要是有两个需求改动，一个外设是UART，一个外设是SDRAM。
（1）UART，它是接在APB总线上，所以对应的时钟信号为Pclk，现在为50MHz。假如想要设置波特率为115200bps，那么依据公式UBRDIV0=(int)(PCLK/(bps*16))-1核算，应该为26。假如放到程序中，那么应该留意方式。具体如下：
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UBRDIV0=((int)(PCLK/16./UART_BAUD_RATE)-1);
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（2）SDRAM，首要的影响要素为改写频率。前面在SDRAM中没有具体分析，现在能够具体阐明。运用了两片HY57V561620CT-H，检查手册其改写频率为8192 refresh cycles/64ms，所以改写周期64ms/8192＝7.8125us。看寄存器REFRESH的各个位的设置状况：
·REFEN[23]：敞开主动方式，设为1
·TREFMD[22]：设为Auto refresh方式，设为0
·Trp[21:20]：看看RAS precharge Time，检查SDRAM手册，发现-H系列此参数至少为20ns，现在Hclk对应的时钟周期为10ns，所以至少应该为2个clock。能够设为00
·Tsrc： Semi Row Cycle Time，也便是RAS Cycle Time，至少65ms，所以至少得6.5clock，依照可选值，应该设置为11
·Refresh[10:0]：
公式refresh period = (2^11 – refresh_count +1)/Hclk，由此推导出refresh_count=2^11+1-refresh period*Hclk。带入数值，核算得出1268＝0x04f4，这个数值要用四舍五入，削减差错。
·其他的保存值，均设置为0
由此得出该寄存器的值应该为0x008c04f4。
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