本文介绍一种运用Zynq SoC和赛灵思IP核简化高速光学收发器模块热测验的办法。
跟着数据中心内部光学收发器模块的传输速度进步到史无前例的高度，数据中心内每个机架的温度也在不断大幅上升。机架中有多个这种发热的高速模块堆叠在一起，加之有多个机架并排摆放，这样，温度倍增。温度的急剧上升可能会导致超越芯片的热约束，然后形成灾难性的芯片毛病，继而对整个数据中心体系发生晦气影响。因而，工程师在规划光学收发器模块时有必要考虑到热特点。规划人员有必要要将注意力会集在热源上，并尝试用模块级乃至机架级的高效冷却办法对热源加以操控。
工程师在测验光学模块的热特点时一般有两种挑选。他们能够运用杂乱的网络数据生成器来创立高速(10-Gbps)链路，然后对光学模块的热特点进行测验;或许充分运用具有可调预设电压和电流的“热等效”模块，这样无需运用真实的高速数据即可仿真模仿热学条件并评价热特点。
这两种计划都不行抱负。第一种计划需求专业的高速网络数据生成器，因而操作起来本钱很高;而第二种办法又太笼统。热等效模块无法完全反映物理交流行为所引起的温度改变。
不过，最近我的团队在爱尔兰阿尔卡特朗讯贝尔实验室经过运用赛灵思Zynq®-7000全可编程SoC 渠道和赛灵思IP核完结光学模块的热特点测验作业，从根本上简化了这一进程。咱们来细心了解一下怎么成功简化测验。
预规划剖析
这种热测验的基本要求是不断用10Gbps数据激起XFP光收发器，一起运用IR摄相头盯梢和描绘温度改变特性。
我挑选赛灵思ZC706评价板作为开发主机，因为主器材——即Zynq-7000 SoC XC7Z045(速度等级-2)上的GTX收发器能够轻松到达10Gbps的单线数据传输速率。Zynq SoC器材包括一个选用ARM®内核的处理体系(PS)和一个Kintex®-7FPGA可编程逻辑(PL)架构。首要， PL晶片上的资源足以处理10Gbps双工数据传输。然后，咱们可在日后需求的时分运用PS生成特定用户数据形式。
咱们的热学团队将一块Finisar XFP评价板用作光学收发器的外壳。该FDB-1022评价板可作为功能强大的评价主板，能够很好地评价最先进的10Gbps XFP光学收发器。SMA衔接器可用于差分数据输入和输出。该评价板经装备后可直接经过SMA衔接器衔接1/64时钟(即，156.25 MHz = 10 GHz/64)，从而为模块供给时钟。
体系规划
在进行FPGA开发作业的七年时间里，
图1 – 所主张的体系的方框图，包括衔接实例。
我发现尽可能多地运用赛灵思内核能够明显缩短规划周期。在本规划中，我采取了相同的战略，并从集成式误码率测验器(IBERT)内核开端着手。您可运用该内核进行数据形式的生成和验证，然后评价Zynq SoC上的GTX收发器。然后，为了对规划正确布线，我创立了一个根据混合形式时钟管理器(MMCM)内核的相位对齐时钟散布单元，可一起对FPGA架构上的GTX收发器和XFP评价板上的光学收发器供给时钟。图1为体系方框图。
针对该规划项目，我运用了赛灵思的旧式东西ISE®规划套件，并分三步完结这项作业。
第一步，运用CORE Generator™东西创立IBERT内核。这儿供给了一些针对该IBERT 7系列GTX(ChipScope™ Pro)IBERT内核的要害设置。在我的规划中，IBERT体系时钟来自开发板上的外部时钟源，即200MHz差分时钟，P引脚方位= H9，N引脚方位= G9。GTX时钟形式独立于QUAD 111;而且我将线路速率设置为最大速率= 10Gbps。我把GTX的参阅时钟设置为
Refclk = 156.25 MHz，且Refclk时钟源= MGTREFCLK1 111。
第二步，我运用CORE Generator创立了一个MMCM内核。首要有必要正确设置该东西的时钟导游。为此，我将时钟特性设置为频率归纳和相位对齐。输入时钟有必要与开发板上的体系时钟相同 (即200MHz)。我还将方针派生时钟设置为156.25MHz，占空比设置为50%。我运用两个额定信号(RESET和LOCKED)来操控和指明MMCM内核。
图2 – ChipScope Pro屏幕截图
第三步，用赛灵思东西对一切元素进行集成。在本项目中，我运用的是ISE规划套件14.4。今后我计划改用Vivado®规划套件，以便最大程度地进步芯片功能。
我首要在ISE中创立一个新的项目，然后将IBERT内核文件夹(example_ibert_gtx.vhd、ib- ert_gtx _top.ucf、ibert_core. ngc和icon_zynq.ngc)移动到ISE项目中。然后，从MMCM内核文件夹(过程2)将mmcm_core. vhd添加到ISE项目。再然后，将example_ibert_gtx.vhd用作顶层模块，对mmcm_core进行实例化，并将三个新信号(CLK_ OUTPUT_P、CLK_OUTPUT_N和LED_REFCLK)添加到规划中，随后在ibert_gtx_top.ucf中进行相应的引脚分配。
体系测验
在生成.bit文件后，FPGA规划就可随时用于仿真具有10Gbps链路的XFP光学收发器。我把两块开发板衔接起来(如图1所示)，然后翻开ChipScope Pro剖析器，用新建的.bit文件装备器材。接下来，双击IBERT操控板，会弹出一个新的图形用户界面(如图2所示)。咱们能够运用该界面临预界说的数据形式进行优化，例如Clk 2x (1010….)，以及伪随机二进制序列(PRBS)，从而完全评价光学收发器的热功能。
经过将赛灵思内核与ZC706评价板结合起来运用，即可轻松构建用以评价高速光学收发器的测验渠道。在本规划中，咱们展现了对单个XFP模块的评价。不过，您能够直接使用这种规划办法来快速构建一个用来测验多个光学收发器模块的逻辑内核。
