摘要
分布式基站体系中，RRU 一般会经过光纤拉远完成与 BBU 的长途互联。因为光纤自身的特性，传输过程中必然会引进颤动和漂移;尤其是漂移，因其低频特性，而且难于滤除，在SERDES 的 FIFO 深度不行的情况下有或许会构成 FIFO 的溢出。
本文首要会对这个问题进行一般性地剖析，在此基础上咱们将以德州仪器公司 10G SERDES 器材 TLK10002 为例，提出一个新的处理计划，即选用双时钟形式供给 SERDES体系时钟，而且探讨了这种形式的详细完成方法。一起，为了验证双时钟计划的可行性，咱们搭建了相应的测验渠道，并给出了相应的测验成果。
1、 光纤漂移引起的 SERDES FIFO 溢出问题剖析
1.1 漂移及漂移构成的原因
漂移是一个数字信号的有用瞬时在时间上违背其抱负方位的，非累计性的违背。所谓的“长时间的违背”是指违背随时间较慢的改变，一般以为改变频率低于 10Hz 就归于较慢的改变。
实践数字信号存在的相位噪声，颤动时相位噪声的高频成分，漂移是相位噪声的低频成分，工程中以10Hz 来区分高、低频。发生这两种频率成分的机理有所不同。发生低频成分，也便是发生漂移的首要原因是传输媒质和设备中传输时延的改变，例如光纤白日受热变长，时延添加，信号迟到，相位滞后;光纤夜间受冷变短，时延削减，信号早到、相位超前。发生高频成分，也便是发生颤动的首要原因是内部噪声引起的信号过零点随机改变，例如振荡器输出信号的相位噪声，数字逻辑开关时间的不确认性等。
漂移不会直接导致传输发生误码，因为传输设备的康复时钟电路能盯梢相位的慢改变。漂移起伏改变虽慢，但长时间累积起伏或许高达 1000UI[3]。
1.2 漂移引起的 SERDES FIFO 溢出问题剖析
一个典型的 BBU 和 RRU 体系级联计划如图 1 所示，在 RRU 一侧，因为 JC PLL(主时钟芯片)会主动盯梢输入的串行数据流，当输入频率发生改变时，JC PLL 会调整输出频率以匹配输入频率的改变。在这个跳变瞬间，假如 SERDES 的 FIFO 的读写速率或许不一致，导致 FIFO 的抵触，然后构成溢出。可是，经过挑选跳变速度足够快的 JC PLL，这种溢出是彻底能够防止的，而一旦JC PLL 确认到输入数据流，FIFO 读写作业在同一速率，就不会存在溢出问题。
在 BBU 一侧，值得注意的是时钟信号的颤动，尤其是漂移引起的 FIFO 溢出。假如这种漂移来自于 BBU 自身的参阅时钟，因为输入数据数率是与 BBU 速率匹配的，不会构成任何问题; 可是，如上节所论述的，光纤的温漂等特性有或许引进新的漂移，假如 RX FIFO 两边作业在不同的时钟域， 这种光纤引进漂移会构成 SERDES 内部 FIFO 的磕碰，FIFO 自身的深度假如不足以吸收这种磕碰，就会引起 FIFO 溢出。
2、BBU SERDES 双体系时钟计划及详细完成
2.1 TLK10002 内部时钟架构
TLK10002 是德州仪器公司推出的双通道 10G SERDES 芯片，它能够支撑现在一切的 CPRI 和OBSAI 速率，从 1.2288Gbps 到 9.8304Gbps，因此特别合适无线基站的运用。
TLK10002 内部的时钟架构如图 2 所示，它的 A/B 通道能够经过 REFCLK0P/N 或许REFCLK1P/N 管脚来供给参阅时钟，这两个参阅时钟的挑选能够经过 MDIO 或许REFCLKA_SEL 和 REFCLKB_SEL 管脚来完成。
高速侧 SERDES 的 CDR 首要用于从输入串行数据中康复时钟信号，康复的时钟信号从CLKOUTAP/N 和 CLKOUTBP/N 输出。输出信号频率有多种挑选：经过寄存器装备，用康复时钟频率除以 1, 2, 4, 5, 8, 10, 16, 20, 或许 25 均可。
关于每个通道而言，高速侧 SERDES 和低速侧 SERDES 能够作业在一个时钟域，即两者运用同一参阅时钟;一起，TLK10002 也供给了别的一种时钟形式，即高速侧 SERDES 和低速侧SERDES 运用不同的参阅时钟，这种情况下，高速侧锁相环和低速侧锁相环会作业在不同的时钟域。
2.2 TLK10002 双时钟体系计划
根据双时钟 TLK10002 构建的体系级联计划如图 3 所示。在这种计划中，TLK10002 高速侧SERDES 和低速侧 SERDES 选用不同的参阅时钟。
在 BBU 一侧，高速侧锁相环选用本地的参阅时钟，一旦高速侧锁相环确认，而且 BBU 和 RRU 之间树立安稳的链路，BBU 一侧 TLK10002 的 CDR 会有安稳输出，这个输出给 BBU 上的 Jitter Cleaner 供给参阅输入。 一旦 Jitter Cleaner 正常确认，它的输出又会作为低速侧锁相环的参阅输入。
选用这种装备，因为 SERDES 自身能够处理最高 200ppm 的频率偏移，发射和接纳通道的速率是彻底彼此独立的。这样，FIFO 的两边彻底作业在同一时钟域，FIFO 就不会存在溢出的危险。在这种情况下，FIFO 只是用来吸收不一起钟之间的相位偏移和补偿 jitter cleaner 的盯梢才能。
2.3 双体系时钟计划的详细完成
以 BBU 一侧为例，双体系时钟计划详细完成方法如下图 4 所示。在这个计划中，因为 LMK04808具有超低相位噪声特性，咱们运用它作为颤动消除器。
对图 4 所示的体系，体系装备及操作次序如下：
1) 正常装备 TLK10002 0X00 到 0X0D 寄存器。
2) 等候 TLK10002 高速侧锁相环 HS PLL 正常确认。//只需本地参阅时钟准备就绪，高速侧锁相环即可确认(此刻并不需要树立安稳的 10G 链路)。
3) 切换 TLK10002 ENRX：先置为 0，再置为 1。//使 HS SERDES 自适应链路情况。
4) 等候 10ms。 //等候 HS SERDES 设置参数，保证 CDR 为 LMK04808 供给有用的参阅时钟。
5) 装备 LMK04808 保证其正常确认。
6) 等候 TLK10002 低速侧锁相环 LS PLL 正常确认。//只需 LMK04808 确认而且正常输出，LS PLL 就能够正常确认
7) 重启数据通路。//此刻，低速侧和高速侧 SERDES 都具有有用时钟，重启数据通路能够优化 FIFO的指针方位和触发低速侧 Lane 从头对齐
3、双体系时钟计划实践测验
3.1 测验设置
TLK10002 双体系时钟计划测验设置如图 5 所示。J-BERT 用来发生 9.8304Gbps 的 PRBS7 测验信号，在这个信号上会加载 45ps 的宽带随机颤动;VXI Clock Generator 用于发生 122.88MHz 的本地时钟，作为 TLK10002 高速侧锁相环的参阅时钟;LMK04808 作为本地的 Jitter Cleaner，选用 LMK04808 评价板默许的装备，TLK10002 CDR 输出 122.88MHz 信号作为 LMK04808 参阅输入，LMK04808 输出的 122.88MHz LVPECL 信号作为 TLK10002 低速侧锁相环的参阅时钟;TLK10002 装备成 9.8304Gbps PRBS 测验形式，发射通道选用默许的设置;高速示波器用于观测 TLK10002 发射通道输出 9.8304Gbps 高速串行信号。
在 A、B、C、D 四个测验点，咱们将别离测验 TLK10002 串行输入信号眼图、TLK10002 康复时钟信号相噪、LMK04808 输出信号相噪以及 TLK10002 发射机输出眼图。
3.2 实测成果
TLK10002 串行输入信号眼图如图 6 所示，它的随机颤动(Rj)为 2.98ps，确认颤动(Dj)为4.23ps，总的颤动(Tj)为 44.98ps，一般，这种类型的宽带随机颤动是很难经过均衡来消除的。
TLK10002 康复时钟输出相噪曲线如图 7 所示，选用图 6 所示的输入信号，TLK10002 的康复时钟 RMS 颤动为 3.98ps(1KHz~20MHz)。
LMK04808 输出相噪如图 8 所示，能够看到在经过 Jitter Cleaner(LMK04808)之后，因为LMK04808 的微弱颤动消除才能，其输出 RMS 颤动仅为 121fs(1KHz~20MHz)。
TLK10002 发射通道输出眼图如图 9 所示，其随机颤动(Rj)为 1.02ps，确认颤动(Dj)为5.79ps，总的颤动(Tj)仅为 19.6ps，眼图明晰。
4、定论
由上述理论剖析和实践测验成果能够清楚地看到由 TLK10002 、LMK04808 构建的双时钟体系计划彻底能够防止因光纤引进漂移然后导致 SERDES FIFO 溢出的问题;一起，因为发射机眼图首要是由本地参阅时钟的相噪决议，选用这种双时钟形式对眼图以及发射机输出噪声功能没有影响。
