1993年伴随着闻名的Turbo码的提出，法国的RM.Pyndiah于1994年将Turbo软迭代译码的思维运用于前期的乘积码[1]之中，提出了分组Turbo码（BTC）[2]，即Turbo乘积码（TPC码），正是从这个时期开端乘积码共同的长处再次得到了编码界的重视。相关于Turbo码而言，Turbo乘积码很好地完成了译码功用与硬件完成的杂乱度的折衷，很简略由硬件完成。近年来一些闻名的硬件和芯片制造商相继开宣布一些针对无线通信运用的乘积码的编译码芯片和相应的IP核，能够说怎么有用地规划一个TPC码的迭代译码器已经成为现在国内外环绕Turbo码在无线通信领域中运用的一个重要问题。
本文提出了二维TPC码的迭代译码器的FPGA规划计划，特别树立了FPGA硬件仿真模型，大大提高了信道编码硬件仿真功率，为了评价TPC译码器的译码功用好坏，经过改动不同信噪比下的输入鼓励，能够剖析所规划译码器的误码率状况。经过功用验证，译码功用与C程序仿真的功用十分符合，然后证明了整个规划的合理性，为往后完成更有用、更长码长和更高码率的TPC码译码器做了有利的测验。
1 编译码原理
结构TPC码的线性分组码许多，如汉明码、单校验码（SPC）、RS码和BCH码等等，现在国际上多选用SPC码和扩展汉明码结构。
为了使规划验证进程不至于繁琐，便利愈加清楚地阐明问题，这儿假定以简略的（3，2，2）单校验码为成员码。关于码长较短、码块小的简略码型能够回避开RM.Pyndiah提出的杂乱的批改Chase译码算法[3]，而选用Turbo软迭代译码原理，这样能够下降译码杂乱度，但译码作用肯定会有所下降。为此做了一些有利的规划测验。
详细算法选用逐位MAP译码规矩，终究意图是要得到信息x的最大似然后验信息。终究的译码成果包括三部分独立的似然概率估计值。即：信道软输出、先验概率和外信息[4][5]，即：
图1给出了一个简略两维（8，4）TPC码迭代译码的进程。
2 电路规划
2.1 迭代译码中心
当用FPGA器材完成TPC码的全体译码功用时，迭代译码进程的详细完成主要是行和列外信息核算模块。如图2所示，附加了若干D触发器作为整体操控时序操控模块，进行数据缓冲，确保和协调各个译码模块的接连进行和同步作业。
2.2 功用验证电路
为进一步验证此二维TPC码译码器的纠错功用的好坏，把译码器的输出成果和理论输入进行比较来剖析译码器的译码功用是否完善，特别规划了功用验证模块,并编写了测验鼓励。
图3为该译码器的功用验证方块图，分为译码操控与输入模块（input）、原始输入参阅模块(senddata)、TPC码迭代译码模块(TPC decoder)及误码率核算剖析模块（Error Counter）。
3 仿真波形
整个TPC码译码器由上述计划中的几个基层文件组成了顶层文件。整个规划选用VHDL言语编写了各个模块的程序代码，各个模块源程序成功经过编译。程序在Xilinx公司的开发东西ISE8.1和与Xilinx公司配套的ModelsimXE 6.0a集成仿真东西的环境下仿真调试经过。图4为该（8，4）二维乘积码的译码功用功用仿真波形，其间时钟信号CLK周期为10MHz，上升沿有用，发动信号START下降沿有用，为8个时钟周期。译码后4bit信息为：y0d、y1d、y2d、y3d。从图4中可见数据的译码输出仿真测验成果波形。
根据硬件仿真模块，在不同的输入测验鼓励文件的操控下，对应不同的信噪比环境，别离输入各种不同的鼓励，能够从低噪声一直到十分大的噪声。图4为输入鼓励为信噪比9dB时输出的波形图，误码率核算剖析模块在发动信号start的上升沿采样数据，下降沿则输出误码率核算成果。如图5所示，在输入鼓励为SNR=9dB时，误码率为7/10000。
能够看出所规划的TPC码迭代译码器具有较好的译码作用，经过改动输入鼓励部分参数，能够规划出更多码型的TPC码译码器，具有较高的有用价值。
4 几点考虑
(1)计划中所树立的功用验证体系是任何信道编码译码器验证测时通用的。该计划彻底改动了传统办法，十分值得推行运用。从以往的信道编译码的工程实践看，关于功用仿真测验部分完成办法尽管许多，可是功率低，不直观。一般选用从最终MODELSIM仿真波形文件中提取详细仿真数据，然后对一切数据进行剖析概括核算，最终得出整个误码率状况。这种办法速度慢、精度低。文中所提出的二维乘积码选用的硬件验证体系的树立为译码器的硬件仿真开辟了一个新的高功率思路，不只仿真速度快，并且通用性强，能够运用到任何信道纠错译码模块的硬件仿真测验体系中去，并且不需要人为剖析数据成果，悉数进程从Modelsim仿真波形主动读出，精确度十分高。选用硬件FPGA仿真误码率，不只比软件仿真速度快，并且灵敏便利，十分值得推行。
(2)该计划能够做更优化规划，如图6所示。进一步延伸这个考虑，假如弥补上TPC编码模块和信道模块（AWGN 和Fading）以及软判定映射器，整个验证体系将更为通用。
其间信息源模块由线性反应移位寄存器LFSR(Linear Feedback Shift Registers)构成，发生（0，1）序列送入TPC码编码器发生二维码块，随后来自码块的比特数据叠加上来自AWGN或是式微信道模块发生的噪声后被软判定映射器从（0，1）映射为（－1，＋1）比特流，经过串入并出转化后并行输出给TPC码译码器，经译码器译出的信息比特将会和原始输入信息进行异或比较，最终由误码率核算模块输出误码率。
这样一个TPC码验证测验鼓励体系供给了快速的硬件仿真模型，十分值得推行，相比较使用C程序软件仿真，仿真时刻大致为10：1，大大提高了TPC码功用仿真功率。
怎么有用地规划一个TPC码的译码器成为现在环绕TPC码的无线通信运用领域的一个重要问题。本文针对短码、小码块的TPC码迭代译码器的FPGA规划，特别树立了TPC 码迭代译码器的硬件仿真模型，大大提高了功用仿真功率，提出了信道编码译码器硬件规划的优化规划计划，作为一种有利的探究和测验，为下一步完成各种信道编码译码器积累了名贵经历。该硬件仿真模型的灵敏性十分强，经过改动规划中的一些输入和操控参数，能够规划更多IEEE802.16规范引荐的更有用码型和迭代次数的TPC码。
