调试数字硬件规划或许压力大、耗时长，但咱们有办法来缓解压力。
工程规划项目中最令人振奋的时间之一便是第一次将硬件移到实验室预备开端集成测验的时分。开发进程中的这个阶段一般需求很长时间，也会对一切的项目工程师形成很大的压力。不过，现有的东西和办法能减轻压力，帮忙推动项目发展。
让咱们来看一下，如安在将规划推动到更高层面的进程中最大极限地削减或许发生的任何问题，以及怎么快速顺畅地经过调试阶段。
从第一天起就要想象怎么进行测验
一切工程师都知道，跟着开发进程的推动，修正问题的本钱也会相应增加。一旦规划方案终究定型并投产，再修正引脚输出过错的本钱必定高于前期规划评价时修正的本钱。此外，在测验与集成方面也相同存在本钱问题，越早考虑硬件、FPGA、体系等的测验问题并编写测验标准，就越便于工程规划团队考虑到必要的测验点、衔接和功用性。测验的意图是保证能推出可满意用户具体要求的安全体系。因而，咱们有必要保证测验能表现一切要求，而功用测验则要求应能完结流程传递并可盯梢规划要求（即每个测验均应满意其所对应的需求）。
此外，对规划验证模型进行修正也是一种十分好的做法，能具体阐明测验每项功用要求的办法，如具体的测验、剖析或读取办法（条件是在另一个项目上较早清晰或测验了相关要求）。文档（图1）或许还触及哪些测验需用于规划验证，以及哪些用于出产运转。在项目阶段前期即完结上述文档，可保证体系规划团队和测验设备的规划团队取得清晰的根本办法。
可是，在进行功用性测验之前，规划工程师还有必要保证底层硬件的正确性。他们一般需求包括电源、功用和硬件根本验证等内容的硬件级测验标准，而硬件根本验证需在功用测验之前进行。
清晰需求何种测验设备以及什么样的功用十分重要，例如需求剖析信号发生器和逻辑剖析器是否能供给满意的存储深度和作业频率？此外，还需清晰是否需求更专业化的测验设备，如恣意波形生成器、高安稳性频率参阅等。
规划阶段应包括的内容
在硬件的规划进程中，或许应包括几项规划特性和功用，以使电路板的测验可以更便利。相关要求或许比较简略，也或许较有深度。
最简略也是最常见的测验规则是在一切电压源上放置测验点，这防止了打听焊接点时形成损坏的或许性。不过，还有一种比较好的办法，是让衔接接地（0V）回来的焊盘接近电压测验点，然后简化测验作业。若选用高值电阻来维护这个测验点，就能束缚测验中意外短路状况下的电流。咱们也可考虑给这些焊盘增加测验引脚，使其衔接到可随后在出产运转期间记载成果的自动测验体系上。
此外，监控时钟和复位输出的功用至关重要。因而，在复位线路上放置测验点不矢为一种好办法。别的，还应保证正确端接不运用的时钟缓冲器并增加测验点，然后便于对时钟进行打听。此外还可考虑增加测验端口，经过信号发生器、逻辑剖析仪或其他测验东西来完结信号的注入和提取。
为了帮忙原型规划抵达功耗要求，假如或许，一般比较好的做法是在电压调整器的输出端串联低值电阻（10毫欧、100毫欧等），以便准确丈量电源轨上的电流。
许多FPGA器材也都能供给选用温度二极管监控芯片温度的办法。需求想办法为二极管供给恒定电流。测定芯片温度有助于咱们保证结温不超出额定值。要保证一切组件都恰当就位，清晰是否契合规划方案的要求，特别是假如只要一个上拉或下拉电阻应就位并挑选装备形式时更是如此。
查看完印刷电路板上的各组件之后，下一步便是初度给电路板加电。关于任何工程师来说，这都是十分严重的时间。可是，在规划阶段（测验点、电流感测电阻等）编制的测验规则将在这时发挥很大的帮忙效果。第一步是保证负载点和其他稳压器的功率输出不发生短路回来。您或许会在带载器材（具有高电流要求）的电源轨上发现低阻抗，不过阻抗应大于1欧姆。
关于业界首要完结的同类型规划（即新产品初度进行实践构建）而言，咱们或许应该拟定更深化的规划决议方案，例如将电源与下流电子器材进行别离处理。这样，咱们就能保证电源和上电次序都能正常作业，然后防止下流组件的应力过大或损坏。更翔实的前端规划阶段有助于测验作业的比方还有一个，那便是保证JTAG端口除了在体系中对一切FPGA或处理器进行编程之外还能有更多用途，例如经过鸿沟扫描测验来进行初始的硬件验证等。鸿沟扫描测验对在测验阶段前期削减硬件规划危险十分有用，一起也要求对规划方案进行优化，以保证最大极限地掩盖鸿沟扫描器材。
清晰硬件特性
体系第一次抵达实验室时，您要做的第一件作业便是确认硬件底层模块是否合适做进一步的测验。相关查看包括模块的开始通电测验，这是个严重的进程。刚拿到模块，您期望保证其准确投产，可以成功完结初度通电发动。第一步便是保证一切的组件都各就其位，引脚“1”正确认位，并且任何带极性的组件都准确放置。规划中一般或许包括许多无需查看定位的组件，例如那些合适不同版别或不同构建选项的组件。
假如您确认一切电源轨都没有短路，那么下一步就该加电了。初度加电时，我倾向于选用分两个阶段进行的方案。第一个阶段是选用低电压（0.5V）和低电流，以保证不错失信号层或电压轨之间的任何短路状况；第二个阶段是用正确的作业电压在设定的电流限值内加电，看看是否取得预期电流（不要忘了闯入电流问题）。
成功给规划方案加电后，下一步便是确认电源上电的排序、复位以及时钟是否能按想象的作业。牢记，要保证复位时长超越一切时钟，并在开释之前处于安稳状况。清晰硬件特性的下一步便是保证能经过JTAG链看到硬件，这使咱们不只能对FPGA编程，并且还能履行鸿沟扫描测验。鸿沟扫描测验能帮忙咱们快速测验器材之间的互连，经过测验存储器可保证其正常作业，如开发回环接插件也可反转输入输出。JTAG和鸿沟扫描测验可在进一步具体的测验之前消除规划危险。
假如您的规划在硬件和FPGA层面上都很杂乱，那么简化版的RTL将有助于测验开发板以及FPGA和外设（图2）之间的接口。对高速接口规划而言，更是如此。咱们可结合选用优化的RTL和赛灵思 ChipScope?东西来捕获数据，以及预载了数据形式的Block BRAM来发挥鼓励效果。这种办法对选用ADC和DAC衔接FPGA的状况特别有用。在此状况下，您应发挥FPGA的可再编程特性来最大极限地进行规划开发，完结ADC和DAC的参数测验，比方噪声/功率比、无杂散动态规模和有用比特位数（effective-number-of-bit）核算等。
此外，您还应该充分使用FPGA供给的资源，特别是赛灵思System Monitor和XADC，十分有利于监控芯片上的电压轨，从而还能有助于验证在规划阶段所履行的电源完整性剖析。此外，上述技能还能便利地陈述芯片温度，这对环境测验以及芯片温度的功耗相关等都有帮忙。
大都状况下，简化RTL规划并选用FPGA供给的资源对准确认位未按预期作业的区域都有极大的帮忙。
遇到问题怎么办？
在一步步推动测验方案的进程中，您或许会遇到一两个问题，如未能完结预期的功用，或在功用方面无法满意所需的功用水平。不要忧虑，咱们能经过许多查询办法来确认问题本源和所需的纠正办法。
在上述状况下，不要急于立刻做出修正。首要，要从头查看规划方案，特别是原理图和数据手册等规划信息。假如问题与FPGA有关，则应查看引脚束缚文件是否合适规划需求，由于有或许文件与规划不同步。
假如一时找不出什么显着过错，则无妨发挥一下互联网的优势，去网上看看其他工程师是否也遇到过跟您相同的问题。网上有许多论坛，您可在那里向其他规划人员发问。Programmable Planet和赛灵思论坛都可为根据FPGA的规划供给广泛的支撑。
说到底，硬件调试是工程规划中极富应战，但又极具收成的组成部分。若在规划前期阶段即考虑到测验问题，并在规划中包括测验所需的各元素，就能明显简化调试作业。选用ChipScope、System Monitor和XADC等一切可用的资源来调试体系，外加合理使用传统测验设备，咱们就能成功完结开发作业。
图2：这儿的优化代码是从衔接输出的简略DAC接口到已知状况的代码片段，可以生成Fs/2的正弦波。此类代码的标准版或许有数百行的长度。
