1 导言
从1982年世界上诞生了首枚DSP芯片后，经过20多年的开展，现在的DSP归于第五代DSP器材。其体系集成度更高，已将DSP芯核及外围器材归纳集成到单一芯片上，DSP逐步成为数字信号处理器的代名词。一同，数字信号处理技能在理论和算法上也取得了突破性发展，他自身也形成了比较完善的理论体系，包含数据收集、离散信号与离散体系分析、信号估量、信号建模、信号处理算法等内容。DSP技能已在航空航天、遥测遥感、生物医学、自动操控、振荡工程、通讯雷达、水文科学等许多范畴有着非常广泛的运用。经过数据收集体系将原始数据传送到DSP，DSP完结算法的处理是工程上的一种运用形式,数据的传送能够经过各种计算机总线来完成。
PC104是一种专门为嵌入式操控而界说的工业操控总线，PC104与一般PC总线操控体系的首要差异是:
(1)小尺度结构。
(2)仓库式衔接。
(3)轻松总线驱动。
PC104有2个版别，8位和16位，别离与PC和PC/AT相对应。PC104 PLUS则与PCI总线相对应。本文首要触及的是PC104与DSP的16位数据通信接口规划，选用了CYPRESS公司的双端口静态读写存储器CY7C028V15AC作为同享存储器，双端口RAM右侧接ADI公司的DSP芯片T S101，左边接PC104总线，操控逻辑用ALTERA公司ACEX系列CPLD中的EP1K100TC208来完成。
2 双端口RAM拜访形式
CY7C028V15AC是16 b×64 k的双端口RAM，支撑高速的拜访，拜访速度为20 ns，支撑左右2个端口彻底异步拜访。2个端口的选通信号有用，则双端口RAM两边能够一同对双端口RAM进行读写操作。需求处理的是当一同拜访到一个存贮块时的抵触问题。有2种方法能够处理拜访抵触：一种是信号令牌传递方法，双端口RAM内部供给了8个Semaphore锁存单元，能够在逻辑上把双端口RAM划分为8个区段;当某个端口要拜访某个区块时，首先向相应的锁存单元恳求令牌，以确认拜访是否会发生抵触，即向某一个锁存单元写“0”，然后读回所写数据，假如成功，则对应于该锁存单元的块是闲暇的，能够拜访，不然就不能拜访。当一侧正在拜访双端口RAM的某一块，则相应的锁存单元对另一侧是不能拜访的。恳求令牌经过读写I/O的方法完成，实践用到的是双端口RAM左右两边数据总线的D0位，地址总线的A2~A0位(其译码对应于8个锁存单元)，以及左右两边对锁存单元拜访的使能操控端SEML和SEMR。另一种方法是中止方法。在中止方法下，RAM最高的两个地址作为通讯邮箱，FFFEH分配给右端口，FFFFH分配给左端口。两个邮箱的运用方法共同。以右端口为例，当DSP向FFFEH地址写恣意一个值时，左端口的中止恳求信号INTL有用，当呼应完中止恳求后，PC104总线读一次FFFEH地址就能够INTL铲除中止。
本文中选用中止方法规划PC104与DSP的握手信号。考虑到用CPLD来规划数字逻辑的灵活性和可重复编程，用CPLD来操控中止恳求与呼应信号，所以RAM最高端的两个地址仍作为一般的R AM单元运用。双端口RAM左右端口的衔接如图1所示。
图1 双端口RAM左右端口衔接图
当DSP向PC104恳求数据,TS101的标志位FLAG0经过CPLD的缓冲衔接到PC104的其间一条中止信号引脚，当PC104收到中止恳求向RAM写完数据，经过写I/O口的方法，由CPLD发生回复信号到TS101的IRQ0，TS101在恰当的时刻读取数据并进行算法处理。当TS101向PC104发送数据，则先向RAM中写数据，写完后由标志位FLAG1发生读数据恳求信号，经过CPLD缓冲衔接到PC10 4的另一条中止信号引脚，PC104呼应中止读完数据，经过写I/O口的方法由CPLD发生回复信号到TS101的IRQ1。当PC104拜访双端口RAM时。数据总线的16位经过CPLD缓冲衔接到RAM左端口的I/O15L~I/O0L，由于16位的数据拜访占用的是偶地址，所以地址总线的A16~A1在CPLD缓冲后衔接到RAM的左端口的A15L~A0L地址线。PC104其他的地址线经过在CPLD里的译码发生RAM左端口的选通信号。当TS101拜访RAM，TS101的前16根地址线衔接到RAM的A15R~A0R,前16根数据线衔接到RAM右端口的I/O15R~I/O0R,用发生选通信号，经过TS 101的编程完成，拜访RAM的有用地址由用户界说。
3 PC104与CPLD的衔接联系
经过CPLD，PC104要完成对双端口RAM的拜访，首先要考虑的是分配给RAM的存储地址，由于64 k×16 b的RAM需求64 k的偶地址空间，或者说128 k的接连地址空间，工控机1 M以内可由用户运用的自在地址空间往往达不到128 k。所以应将RAM安排在1 M地址空间以外拜访。此刻除了用到用于1 M寻址的地址线SA19~SA0，还要选用1 M外寻址的地址线LA23~LA17。需求留意的是，PC104的总线上的SA19~SA17与LA19~LA17是重复的。差异在于SA10~SA0是经过总线地址锁存使能信号BALE锁存输出，而LA19~LA17未经锁存，为确保在对RAM拜访期内地址信号一向有用，至少应在CPLD内将LA23~LA20进行BALE锁存。本文中将RAM的地址安排在1 M地址空间外从100000 H开端的64 K偶地址。一切需求用到的PC104信号线都衔接到CPLD，CPLD将SA16~SA1缓冲衔接到RAM，其他地址线译码发生RAM左端口选通信号。PC104与CPLD衔接的拜访逻辑如图2所示。
图2 PC104与CPLD链接拜访逻辑图
其间有用表明数据总线的高8位有用，SA0有用表明数据总线的低8位有用，作为译码信号的一部分，关于单片16位数据线的%&&&&&%，实践上也能够不衔接，用SA0和高端地址线译码发生选片信号。AEN信号有用表明计算机在和某个设备进行DMA传送，其他的设备发现AEN信号有用，就不要呼应寻址信号。因此在CPLD内部逻辑里设置当AEN信号有用时，将进入CPLD的地址信号线置为高阻态。
是存储器读写信号，是用于1 M以外地址空间的读写信号，当这两个信号之一有用且寻址到1 M内的地址，将别离使1 M以内地址的读写
一同操控总线周期的长短。有3种存储器拜访周期：规范周期，安排妥当周期，无等候状况周期。拜访时序如图3所示。
图3 3种拜访周期的拜访时序图
在规划的时分考虑到信号在CPLD里的延时，假如规范周期关于拜访的时刻长度不行，能够采 用有1个等候状况的安排妥当周期，而这只需求修正CPLD的规划并从头下载到CPLD即可，由此可 见用CPLD作为操控芯片的长处。
4 结语
本文阐明的这种PC104总线与DSP的数据通讯接口规划，也能够作为选用其他计算机总线与DS P进行16位数据通讯接口规划的参阅。
