SPI总线协议及SPI时序图详解

SPI，是英语Serial Peripheral Interface的缩写，望文生义便是串行外围设备接口。SPI，是一种高速的，全双工，同步的通讯总线，而且在芯片的管脚上只占用四根线，节约了芯片的管脚，一起为PCB的布局上节约空间，供给方便，正是出于这种简略易用的特性，现在越来越多的芯片集成了这种通讯协议。
SPI是一个环形总线结构，由ss(cs)、sck、sdi、sdo构成，其时序其实很简略，主要是在sck的操控下，两个双向移位寄存器进行数据交流。

上升沿发送、下降沿接纳、高位先发送。
上升沿到来的时分，sdo上的电平将被发送到从设备的寄存器中。
下降沿到来的时分，sdi上的电平将被接纳到主设备的寄存器中。

假定主机和从机初始化安排妥当：而且主机的sbuff=0xaa (10101010)，从机的sbuff=0x55 (01010101)，下面将分步对spi的8个时钟周期的数据状况演示一遍(假定上升沿发送数据)。

—————————————————
脉冲 主机sbuff 从机sbuff sdi sdo
—————————————————
0 00-0 10101010 01010101 0 0
—————————————————
1 0–1 0101010x 10101011 0 1
1 1–0 01010100 10101011 0 1
—————————————————
2 0–1 1010100x 01010110 1 0
2 1–0 10101001 01010110 1 0
—————————————————
3 0–1 0101001x 10101101 0 1
3 1–0 01010010 10101101 0 1
—————————————————
4 0–1 1010010x 01011010 1 0
4 1–0 10100101 01011010 1 0
—————————————————
5 0–1 0100101x 10110101 0 1
5 1–0 01001010 10110101 0 1
—————————————————
6 0–1 1001010x 01101010 1 0
6 1–0 10010101 01101010 1 0
—————————————————
7 0–1 0010101x 11010101 0 1
7 1–0 00101010 11010101 0 1
—————————————————
8 0–1 0101010x 10101010 1 0
8 1–0 01010101 10101010 1 0
—————————————————

这样就完成了两个寄存器8位的交流，上面的0–1表明上升沿、1–0表明下降沿，sdi、 sdo相对于主机而言的。依据以上剖析，一个完好的传送周期是16位，即两个字节，由于，首要主机要发送指令曩昔，然后从机依据主机的名预备数据，主机鄙人一个8位时钟周期才把数据读回来。
SPI总线是Motorola公司推出的三线同步接口，同步串行3线方法进行通讯:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器材进行全双工、同步串行通讯。

SPI主要特点有:能够一起发出和接纳串行数据;能够当作主机或从机作业;供给频率可编程时钟;发送完毕中止标志;写抵触维护;总线竞赛维护等。

SPI总线有四种作业方法(SP0, SP1, SP2, SP3)，其间运用的最为广泛的是SPI0和SPI3方法。

SPI模块为了和外设进行数据交流，依据外设作业要求，其输出串行同步时钟极性和相位能够进行装备，时钟极性(CPOL)对传输协议没有严重的影响。假如 CPOL=0，串行同步时钟的闲暇状况为低电平；假如CPOL=1，串行同步时钟的闲暇状况为高电平。时钟相位(CPHA)能够装备用于挑选两种不同的传输协议之一进行数据传输。假如 CPHA=0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；假如CPHA=1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。 SPI主模块和与之通讯的外设音时钟相位和极性应该共同。

SPI时序图详解-SPI接口在形式0下输出第一位数据的时间

SPI接口在形式0下输出第一位数据的时间

SPI接口有四种不同的数据传输时序，取决于CPOL和CPHL这两位的组合。图1中体现了这四种时序，
时序与CPOL、CPHL的联系也能够从图中看出。

图1

CPOL是用来决议SCK时钟信号闲暇时的电平，CPOL＝0，闲暇电平为低电平，CPOL＝1时，
闲暇电平为高电平。CPHA是用来决议采样时间的，CPHA=0，在每个周期的第一个时钟沿采样，
CPHA＝1，在每个周期的第二个时钟沿采样。