半导体规划、验证和制作的软件及知识产权（IP）供货商新思科技有限公司（Nasdaq:SNPS）日前宣告：该公司在其Galaxy™规划完成平台中推出了最新的立异RTL归纳东西Design Compiler® 2010，它将归纳和物理层完成流程增速了两倍。为了满意日益杂乱的规划中极具应战性的进展要求，工程师们需求一种RTL归纳解决方案，使他们尽量削减重复作业并加快物理完成进程。为了应对这些应战，Design Compiler 2010对拓扑技能进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler供给“物理层指引”；将时序和面积的一致性提高至5%的一起，还将IC Complier的布线速度提高了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在归纳环境中进行布局检测，然后能够更快地到达最佳布局作用。此外，Design Complier选用可调至多核处理器的全新可扩展根底架构，在四核平台上可发生两倍提高归纳运转时刻。
“缩短规划时刻和提高规划功能是保证咱们市场竞争力的要害。”瑞萨科技公司DFM和数字EDA技能开发部分部司理Hitoshi Sugihara说：“凭借拓扑技能在物理层指引中的全新延展，咱们看到了Design Compiler规划归纳器和IC Compiler芯片编译器之间差异在5%以内的一致性，使IC Compiler上完成了高达2倍速的更快布局和更好的规划时序。咱们正在选用Design Compiler中这项技能立异，将咱们的重复作业降到最低，一起在更短的规划周期内到达咱们的规划方针。”
