摘要：同步技能是跳频体系的中心。本文针对FPGA的跳频体系，规划了一种根据独立信道法，同步字头法和精准时钟相结合的快速同步办法，一起规划了根据双图画的改进型独立信道法，同步算法协议，协议帧格局等。该规划运用VHDL硬件言语完成，选用Altera公司的EP3C16 E144C8作为中心芯片，并在此硬件渠道进步行了功用验证。实践测验标明，该快速同步算法树立时刻短、同步安稳牢靠。
关键词：跳频；快速同步；FPGA；独立信道法；同步头法
跳频通讯技能具有抗搅扰、抗截获和高频谱使用率，运用广泛。同步是跳频体系的关键技能，收发两边只要在相同跳频图画相同跳变规则的同步状况下，才可安稳树立通讯。传统同步办法主要有自同步法、独立信道法、同步头法、精准时钟法。自同步法经过频率查找同步，难度大树立时刻长；而独立信道法经过固定信道同步，抗截获才能弱；同步头法的同步头一旦受搅扰，整个体系将无法作业；精准时钟法对时钟依靠太大，时钟不精准将增大失步的或许。文中规划了一种根据独立信道法，同步字头法和精准时钟相结合的快速同步算法，以战胜上述单一同步办法运用的缺陷。该同步办法能快速树立同步，且树立时刻短，同步安稳牢靠。
1 体系全体结构
该跳频体系根据FPGA渠道，由QuartusII软件打开规划。体系全体规划如图1所示。
上位机：发生数据流，时钟模块：操控体系各模块时钟，串口模块：完成串口驱动，上位机和FPGA硬件渠道电平匹配，数率转化，收发操控：在同步算法操控下履行帧同步检测，根据算法协议与射频模块进行帧转化。跳频图画：在同步算法信令操控下生成不同的跳频序列，操控NCO频率组成器组成相应的载波频率。同步算法：帧同步检测，载波同步，传输协议操控。同步算法经过树立同步，坚持同步，同步校
验，失步重建等，操控整个跳频体系，完成跳频电台之间的同步传输。
2 同步算法规划
独立信道法、同步头法和精准时钟法相结合构成的体系同步算法，可有用战胜单一同步法的抗搅扰性弱，树立时刻长，不安稳等缺陷。该快速同步算法的同步进程如下：
初始同步：在独立信道法下固定分配一个专门的信道传递同步信息，用于两边树立初始同步，一旦体系失掉同步，则回到初始状况从头树立同步。因为专门信道，可再次快速地树立初始同步，战胜了单一自同步头法的同步查找复杂度高，同步树立时刻长的缺陷。
同步坚持：初始同步树立后，发端发送同步协议帧(包含同步所需悉数信息)，收端根据该帧信息，进行同步校验，操控跳频图画在何时进入下一跳，以坚持同步。
数据通讯：跳频通讯进程中，收发体系由精准的参阅时钟操控各个模块，由协议帧操控跳频图画的跳变，以同步通讯，有用削弱体系对大局时钟的依靠性且同步安稳。
用上述的同步办法完成体系同步树立、坚持，及数据通讯的进程如图2所示。
图2中①②进程选用独立信道法，在专门信道树立同步完成了初始同步树立进程；③⑤进程选用同步头法，发送同步的协议帧，以坚持同步；④⑥进程选用精准时钟法，在相同跳变规则下的相同频率完成数据的跳频通讯。
2．1 同步帧头规划
体系使用同步帧头进行同步校验，由发端在不同状况发送4种协议帧，收端根据协议帧信息坚持和发端相同的进程进入相应状况坚持同步。该算法中规划的协议帧分别是；通讯恳求帧、恳求承认帧、通讯帧、通讯承认帧，帧结构规划如图3所示。
帧头由国际标准界说的巴克码构成，具有漏同步和假同步概率小的特色。前导序列和帧尾距离维护一帧数据。其间通讯恳求帧和恳求承认帧，用于树立初始同步，通讯帧和通讯承认帧在通讯中，传送协议帧进行同步校验确保同步的安稳性。
2．2 根据双图画的改进型独立信道法
传统的独立信道法在专门信道传送同步信息，快速树立同步，通讯失步后也跳到初始的固定信道以重建同步，降低了体系的抗搅扰才能。该算法结合精准时钟和双图画跳频思维规划的改进型独立信道法可有用战胜传统独立信道法在失步重建信道时的低抗搅扰性。
改进型独立信道法选用双图画的规划思维进行初始同步的树立，该规划中的双图画和自同步头法中的双图画有别。开机时在固定信道树立初始同步，跳频中由跳频图画1传输每帧数据，且每次跳频作为计数因子触发counter_suc。通讯中一旦失掉同步，体系回到初始状况，操控counter_suc发生中止，指向短周期跳频图画2，由图画2操控频率组成器生成频率，作为同步信道而非初始固定信道。体系中根据精准时钟，失步时刻收发端时刻信息共同，则counter_suc的中止值共同，指向图画2的跳频序列也共同，则收发端频点共同，亦可在该信道下快速树立同步。改进型的同步算法如图4所示。
图4中体系开机时体系在信道f(N)树立初始同步，体系失步之后，收发两边由counter_suc指向跳频图画2的信道f(N+j)，在该信道下再次重建同步。该体系中图画2用于初始同步的树立，周期短查找时刻短；图画1用于通讯中传递信息，周期长查找周期长。
3 快速同步算法的FPGA规划
上述快速同步算法在FPGA渠道，选用Altera公司的Quartus2作为东西，用VHDL硬件描绘言语进行逻辑功用规划。
同步算法的状况机是同步完成的中心。跳频电台的主机和从机状况机如图5和图6所示。
图中所示，体系上电时主机和从机处于初始状况sm0，ss0，按照状况机流程顺次履行状况搬运。体系的第一次握手由主机的sm1状况发送通讯恳求帧完成，第2次握手则由从机的ss2状况反应主机通讯恳求承认帧完成，两次握手在改进型独立信道法下快速完成体系初始同步。初始同步之后，主机sm3状况发送通讯同步帧完成体系第三次握手，从机ss5状况发送通讯承认帧完成体系第四次握手，两次握手坚持通讯中的同步状况，履行图中虚线所示的同步校验功用。
数据通讯进程由主机sm4，sm6，从机ss4，ss6状况同步进行数据帧的收发。体系在同步坚持状况下由图中所示环形履行状况搬运循环进行数据通讯，一旦体系中接纳协议帧状况没接纳到协议帧则体系失掉同步，体系回到初始状况从头树立同步。
4 同步功能
同步时刻是指树立初始同步的时刻，在该算法中主要由体系跳速Rb，跳频距离周期N和第一次第2次握手协议帧交流周期M决议。同步时钟为Tsyn，则同步树立时刻Ts=M×Tsyn=(M／N)xRh。本体系跳速为900跳／s时，距离N=386个周期，协议帧周期M=665，Ts≤0．01 s，一般体系要求同步时刻Ts≤0．6s，故该算法可快速树立同步。
5 跳频体系的FPGA完成
选用Altera公司的EP3C系列开发芯片作为快速同步算法的FPGA硬件完成渠道，将软件规划完成的跳频体系下载到开发芯片中进行功能测验。如图7是根据该同步算法的跳频体系测验中，两个电台主机和从机之间经过上位机的串口调试东西传输数据的计算成果，其间com1是从机经过串口衔接的上位机软件，com2是主机对应的上位机软件。
测验计算：主机电台：发送数据：506110，接纳数据：1011060。
从机电台：发送数据：1011060，接纳数据：506110。
由串口界面计算所示，两个电台收发数据无误，传输安稳。即误码率为0，标明该跳频体系作业安稳功能杰出，该同步算法可安稳坚持同步，满意跳频体系同步功能要求。
6 定论
文中在跳频通讯体系规划中，主要对其关键技能同步算法打开研讨与规划，规划了独立信道法，同步字头法和精准时钟相结合的快速同步算法。并针对独立信道法的抗截获才能弱，规划了根据双图画跳频的改进型独立信道法，即短周期图画用于同步树立，长周期图画用于跳频通讯的完成进程，并剖析了同步算法进程中的完成进程，算法协议，规划进程等。由功能剖析可知本文规划的同步算法可快速地树立同步，由FPGA硬件渠道的实践测验可知该算法可快速地树立通讯，且通讯进程安稳，误码率低，具有工程实践含义。
