因为电子规划日渐杂乱，规划人员一般需求选用各种不同类型的功用，但他们无法具有一切的专业知识、资源和时刻。这促进了半导体知识产权(SIP)商场的添加，估计2017年将到达57亿美元。某些杂乱规划运用的各种SIP模块乃至多达100多种。因而，需求处理怎么将这些模块集成到规划中，并验证它们可以在底层硬件上很好地作业。在每一新工艺代上，这都变得越来越困难。
并且，当运用来自不同供货商的SIP模块时，因为没有标准辅导怎么编写这些模块，或在不同规划中怎么运用它们，因而，互操作性问题也越来越杂乱。每一个模块对速度、功耗、管芯尺度等方面都有不同的要求，芯片体系(SOC)规划人员无法实在有效地满意一切需求。因而，运用多家供货商的IP模块完成最优规划颇具应战。
此外，假如业界依然依照曩昔十年的开展轨道持续走下去，完成一个每秒400吉比特(Gbps)的体系简直要彻底占用1百万逻辑单元(LE)的整片FPGA。这必定不会被客户接收。Altera已认识到这一点，从头开端从头规划了高功用IP，不只速度更快以支撑越来越高的数据速率，并且还供给更小、更高效的IP。选用立异的体系结构，IP模块比曾经的产品快两倍，体积小50%。
对速度的需求
互联网的爆破式添加使得高速数据处理成为一项要害功用。据国际电信联盟(ITU)，2011年，国际70亿人口中有三分之一运用互联网，发生的网络流量高达每秒80太比特(Tbps)，比上一年添加45%。
下一波互联网运用是机器至机器(M2M)通讯，即物联网(IoT)。IoT触及多种设备，如智能仪表、无线传感器节点、工业监督操控和数据收集(SCADA)体系、网关，以及高速收费标签读卡器等。一切这些都会在公共和私有基础设施上发生很多的数据流。IoT商场在2011年到达440亿美元，估计每年添加30%，2017年会到达2900亿美元。
另一个添加敏捷的范畴是移动通讯。2011年IP数据流的55%来自移动通讯——每年的添加率到达66%。这关于电信公司而言是巨大的应战，他们现在正赶快布置4G网络。基站越来越多地依托高速FPGA来进步内核功用，在很宽的频率规模内处理杂乱的功用。FPGA可以灵敏地习惯不断改变开展的标准，有助于维护在4G基站上的投入。
据思科公司，互联网协议数据流在2016年末每年会超越万亿字节(1021)。
数据中心尤其要面对很大的压力来处理越来越大的数据流。多核处理器这种开展趋势尽管处理了功耗问题，但外部存储器和数据带宽却跟不上核算才能的添加。这种状况十分合适选用FPGA进行数据拜访、核算和网络加快，处理数据拜访瓶颈问题。跟着云核算和软件即服务(SaaS)的不断开展，这将会越来越重要。
下一代FPGA将选用高速串行存储器战胜并行存储器接口的带宽、延时和功耗约束。Arria 10 FPGA可以很轻松地处理100 Gbps和200 Gbps数据流。具有多个56 Gbps收发器的Stratix 10 FPGA可以处理400 Gbps以太网(GbE)和500 Gbps Interlaken数据流。
全面的Altera IP
FPGA尽管能处理4G基站和数据中心通道卡的存储器和I/O接口瓶颈问题，但数据通路带宽和频率的添加一般也使功耗直线上升。这是Altera在全系列IP内核上归纳考虑的要害问题，以及带宽和管芯尺度。
对任何运用而言，存储器拜访都十分要害。Altera FPGA具有丰厚的片内SRAM存储器，而关于需求快速拜访片外存储器的运用，Altera及其合作伙伴供给存储器操控器IP内核、参阅规划和规划实例。一切这些都通过了硬件测验的置入式规划模块，可以大大简化杂乱存储器的本地接口。支撑的标准包含：
●SDR SDRAM
●RLDRAM 2或许RLDRAM 3
●DDR SDRAM
●DDR2 SDRAM
●DDR3 SDRAM
●DDR4 SDRAM
存储器技能开展十分快，Altera一直都在追寻最新改变。Micron的3-D混合立方存储器(HMC)的带宽是DDR3 SDRAM模块的15倍，能耗比现有技能低70%，占用的电路板空间减少了90%。Altera和Micron最近展现了Altera 28 nm Stratix V FPGA和Micron HMC的互操作性。往后的Arria 10和Stratix 10 FPGA都将包含HMC接口。
关于芯片至芯片、电路板至电路板，以及机框至机框衔接，Altera及其合作伙伴供给175种不同的互联IP内核和参阅规划，选用了集成到FPGA和ASIC器材中的收发器，仅以太网IP内核就能供给60种处理方案。以答应IP内核和参阅规划以及免费宏功用和规划实例的方式供给这些接口协议。
PCI Express (PCIe)是数据中心所选用的首要背板互联标准。Altera通过其Cyclone、Arria和Stratix FPGA产品线来供给PCIe Gen1 (2.5 Gbps)和Gen2 (5.0 Gbps) IP。Stratix V FPGA包含PCIe Gen3 (8.0 Gbps)，以硬核IP模块的方式嵌入协议栈。PCIe标准一直是10代FPGA重视的要点。硬核完成了PCIe模块后，每一IP例化的资源节省了8,000至30,000个LE，与功用等价的软核IP比较，时序收敛更快，规划和编译时刻更短，并且有效地下降了功耗。一切PCIe内核都通过验证，契合相应的PCI Express根本标准。
更小、更快、更好
Altera新的低延时10GbE IP内核最早获益于10代FPGA体系结构。IP优化将内核功用从156.25 MHz进步到312.5 MHz。表2对比了现有标准10GbE IP内核与新的低延时内核。不光体积减小36%，速度进步24%，并且低延时40GbE IP内核在体积和延时方面的优势是减小了40%，而低延时100GbE IP内核打破了传统的思路，引脚布局减小了55%，往复延时下降了70%。与现已十分优异的内核和真实同类最佳的IP比较，这些IP均更为先进。
表1列出了标准和低延时10GbE IP内核在巨细和速度上的不同。
表1.10GbE内核巨细和速度
表2列出了标准和低延时40GbE IP内核在巨细和速度上的不同。
表2.40GbE IP内核巨细和速度
表3列出了标准和低延时100GbE IP内核在巨细和速度上的不同。
表3.100GbE IP内核巨细和速度
Interlaken是可扩展协议，支撑从10 Gbps到100 Gbps及以上的芯片至芯片数据包传送。Interlaken规划用于接入、主干以太网和数据中心运用的多太比特路由器和交换机，这些运用要求IP可装备，以优化体系功用和互操作性。Altera的Interlaken IP内核运用了Stratix V和Arria V FPGA中的硬核PCS，与软核IP比较，节省了30%至50%的逻辑资源。Altera的IP内核通过了很多的仿真验证，保证了契合Interlaken协议标准v1.2。表4总结了Altera Interlaken IP的特性和长处：
表4.Altera Interlaken IP的特性和长处
现在低延时10GbE IP内核已开端供给，并可前期试用Interlaken和40GbE以及100GbE IP内核，估计2014年上半年开端批量供货。
规划人员可以从数百个Altera IP处理方案中进行挑选，一切这些IP都通过了全面的测验、验证和优化，可以在底层硬件上作业，然后避免了扎手的集成问题，支撑环绕杂乱的IP模块开发运用程序，并保证可以协同作业，因而，产品可以更敏捷面市。
跟着数据速率的不断进步，100 Gbps带宽会很快耗尽，新的400 Gbps体系高速协议将是现有硬件面对的一个首要难题。10代FPGA体系结构不断立异，Altera可交给1 GHz FPGA，极大的进步了带宽，一起实在下降了功耗，减小了管芯尺度。Stratix 10 FPGA将可以处理400GbE，乃至500 Gbps Interlaken。
归纳考虑进行规划
那么Altera是怎么针对这么多的IP内核快速完成如此低的延时，并减小尺度的?答案在于IP体系结构以及底层FPGA硅片的体系结构。事实上，二者相结合才完成了电路板上的这些严重改善。关于底层硅片，一般以为芯片规划不可避免的会有困难，在速度、功耗、延时和管芯尺度上要进行难以取舍的归纳考虑。从28 nm开端，Altera从头规划了FPGA，与前一代FPGA比较，出产的芯片速度更快，功耗更低，体积更小，规划人员作业起来比曾经更自在。
中端Arria 10 FPGA和SoC是10代系列产品中推出的第一款系列器材。该系列器材为中端可编程器材设立了新标杆，以最低的中端器材功耗完成了当时高端FPGA的功用和功用。运用针对TSMC 20 nm工艺进行了优化的增强体系结构，Arria 10 FPGA和SoC比前一器材系列的功用更强，而功耗下降了40%。
Arria 10器材的特性和功用比现在的高端FPGA更丰厚，而功用进步了15%。Arria 10 FPGA和SoC反映了硅片交融的开展趋势，完成了体系集成度最高的中端器材，包含115万LE、集成硬核IP和第二代处理器体系，这一体系具有1.5 GHz双核ARM Cortex-A9处理器。Arria 10 FPGA和SoC含有28 Gbps收发器，带宽比当时一代产品高4倍，体系功用进步了3倍，支撑每秒2,666兆比特(Mbps) DDR4 SDRAM以及15 Gbps HMC。
高端Stratix 10 FPGA和SoC——内核功用高达1 GHz，将超越10 TeraFLOPS，这一功用水平是任何货架器材都不具有的。
关于在这些硅片平台上从头规划的IP，Altera工程师从头研究了数据通路，减少了流水线，十分重视优化操控结构。这样，他们将时钟速率进步了一倍，而延时没有改变。
Altera逻辑单元注意到在传统的流水线中，在存放器级之间一般有三个乃至更多的LUT。现有的硬件体系结构有太多的存放器，假如不添加后布局布线面积就无法进步存放才能(请参阅图1)。
图1.Altera逻辑单元，每一个未存放的LUT接近一个未运用的存放器。
将未存放的LUT与存放器相匹配导致电路带宽加倍，一起坚持了面积不变。例如，100GbE可以运转在200 Gbps。运用工程师现在可以挑选运转两个独立的流，也可以占用一半的电路来运转一个流(请参阅图2)。
图2.未存放LUT与未运用的存放器相匹配
最终的挑选触及到删去一半的宽度，坚持开始的带宽。关于并行度很高的电路，这是中止点：时钟速率加倍，相同的延时，一半的面积(请参阅图3)。
图3.进步了功率，约束带宽可以减小管芯面积。
一切这些体系结构立异都运用到了Stratix V、Arria 10以及Stratix 10 FPGA和SoC上。这便是前面列出的一切IP变小、更快、更好的首要原因。这些发现促进Altera在即将发布的一切新IP内核中完成Altera这些杰出的实践。现已更新了Altera的规划软件，保证全面的器材支撑，完成与已有规划的无缝移植。
定论
Altera 10代FPGA可完成进步体系总吞吐量，下降延时，一起减小功耗。电路规划人员可以从多种10代Arria和Stratix FPGA中进行挑选，这些器材在带宽、延时、功耗和管芯巨细方面各有偏重。可是，关于任何运用，其功用要远远超出现在所遇到的运用，可以很好的满意各种规划需求。
运用Altera全系列同类最佳的IP，如10代FPGA，规划人员可以赶快向商场推出最前沿的产品，在往后多年中都能坚持领先地位。
