1、导言
在现代数字通信中， 数据传输，时钟校时等问题中很重要的一个方面是信号的同步。而同步体系中的核心技能便是锁相环。一般商用的全数字锁相环（DPLL）的要害部件是电荷泵和数字延迟线。电荷泵将数字鉴相器得到的相位差信息以电荷的办法累积起来，并依据堆集的电荷量操控数字延迟线的反应环，然后取得相应的本地预算时钟。即便是细小的相位差，也会导致电荷泵的电荷的累积。因而，这种技能完结的锁相环能够到达很高的同步精度。
但运用这种技能完结的全数字锁相环是针对高频信号（如大部分FPGA中内嵌的DPLL都要求输入时钟在25MHz以上）。而因为低频信号的特色，使它相对一般的信号存在以下特别的要求：
1. 作为输入时钟脉冲频率低，因而追寻速度比较慢，有必要充分运用相位差信息以进步追寻速度。如，GPS秒信号的频率为1Hz。以最坏的状况核算，相位差为 ，即输入时钟和本地预算时钟相差0.5s。假如每次调整1μs，同相需求500000s。假如每次调整过多，锁相时精度达不到要求。
2. 时钟颤动（clock jitter）的影响在低频信号中比较显着。关于一个1KHz的低频信号，即便时钟颤动只占信号周期的0.1%，也会呈现1μs的差错。这样的时钟颤动会导致锁相环企图盯梢，使锁相环的输出呈现颤动。
并且，低频信号的鉴相周期较长（如GPS的秒脉冲为1s），很难完结电荷泵在这么长的时间内，其存储的电荷不丢失。因而，一般商用的DPLL无法用于这样的低频时钟信号。一起GPS的秒脉冲的时钟颤动或许到达1μs 以上。关于时钟源，这些时钟颤动是需求滤除的。
因而，本文在剖析通用全数字锁相环的完结技能的基础上，提出一种针对低频信号的全数字锁相环的完结技能。
2、锁相原理：
全数字锁相环是依据输入时钟和本地预算时钟之间的相位差错对本地预算时钟进行不断的反应调理，然后到达本地预算时钟相位盯梢输入信号相位的意图。
本规划要求能在较短的时间内对时钟信号确定，一起又期望完结确定后，对时钟信号的时钟颤动有较强的滤除效果。因而，DPLL可分为两个作业状况：确定状况和失锁状况。在不同作业状况下，选用不同的滤波准则，以到达较快的确定速度，一起使输出信号的时钟颤动较小。
本规划由四个部分组成：数字鉴相器（DPD），数字环路滤波器（DLF），数字压控振荡器（DCO）和确定检测电路。数字鉴相器检测输入时钟信号和本地预算信号的相位联系，而数字环路滤波器依据相位联系发生操控信号。当锁相环处于确定状况时，因为输入时钟信号的时钟颤动是随机呈现，即时钟信号和预算信号的相位先后联系是均匀呈现的。因而，通过环路滤波器的随机徜徉滤波器（可逆计数器）时，随机徜徉滤波器的计数值保持在阈限内，锁相环保持在确定状况，滤除了输入时钟信号的时钟颤动。当失锁时，时钟信号的相位总是超前预算信号，或反之。随机徜徉滤波器溢出，锁相环进入失锁状况。在失锁状况下，环路滤波器通过高位和低位两个计数器将相位联系转化为操控脉冲。高位计数器输出频率操控脉冲，低位计数器输出相位操控脉冲。运用相位差信息，在一个鉴相周期内，低位计数器能够输出多个脉冲，然后以对数联系（log）完结移相，完结较快的确定速度。假如，在一个鉴相周期内，相位差过大时，高位计数器输出操控脉冲使预算信号的频率改动，完结锁频。
3、各功能模块的完结：
本规划运用自顶向下的规划办法，分为数字鉴相器，数字环路滤波器，数字压控振荡器和确定检测电路。
3.1数字鉴相器：
常用的鉴相器常用的有两种类型：异或门（XOR）鉴相器和边缘操控鉴相器（ECPD），本规划中在确守时需求运用相位差到达快速同步的意图，因而选用边缘操控鉴相器。
如图，锁存器提取时钟信号和本地预算信号的上升沿，当检测到上升沿时，锁存器输出“１”。鉴相状况搬运逻辑依据锁存器的输出“１”的先后联系判别相位先后，输出up/down信号操控数字环路滤波器中的加减计数器，并在锁存器一起输出“１”时，将锁存器清零，预备下一次鉴相。一起在相位差信号中指出两者的相位差，其占空比和相位差成正比。因而，边缘操控鉴相器的鉴相规模为［0，2 ］。
3.2数字环路滤波器：
DPLL的数字环路滤波器（DLF）是本规划的要害。它由两部分组成：随机徜徉滤波器和低通滤波器。当DPLL处于失锁时，低通滤波器将相位差信息转化为操控信号，操控数字压控振荡器的输出，使本地预算信号和输入时钟信号同步。一起，随机徜徉滤波器的输出送入确定检测电路，以判别DPLL是否现已确定。当DPLL确守时，低通滤波器的输出被阻断。而确定检测电路依据随机徜徉滤波器的输出判别DPLL是否失锁。
随机徜徉滤波器能够用模为K的可逆计数器完结。模K计数器复位时值为K，每一个鉴相周期，当输入信号和本地预算信号的上升沿不共同时，计数值改动1，当up为1时，计数器向上计数。当down为1时，计数器向下计数。当计数值为阈值0或2K时，计数器发生进位信号，并复位为K。确定检测电路依据进位信号，判别DPLL的作业状况。
依据仿真成果可见，在确定状况下随机徜徉滤波器的计数值在［0，2K］的规模徜徉时，没有进位发生。有用的滤除了输入时钟信号的时钟颤动和随机噪声。
在DPLL失锁的状况下，鉴相发生的相位差信息通过低通滤波器成为操控信号。依据锁相环的锁频，锁相的要求，低通滤波器能够运用两个计数器级联而成。当低位的计数器计到阈值时，发生进位脉冲，使压控振荡器的输出脉冲移相。一起，高位计数器加一，当高位计数器进位时，压控振荡器的分频比随之改动。输出脉冲的频率改动。
由仿真成果可见，依据鉴相器的相位差信息，低通滤波器将它转化为压控振荡器的操控脉冲（lf_tmp和p_cnt），其间lf_tmp操控相位移动。只要在一个鉴相周期内，相位差较大时，高位计数器才会输出进位脉冲（p_cnt），使分频比改动，加速确定并完结锁频。因而，在每个鉴相周期结束时，高位计数器要清零。
3.3数字压控振荡器：
数字压控振荡器由脉冲加减电路和分频比可变的分频器组成。其间，脉冲加减电路完结了对本地预算信号的相位的调整，分频器完结了频率的调整。数字压控振荡器受确定检测电路的操控。当确定状况时，环路滤波器的调整信号被制止。
在失锁时，脉冲加减电路的操控信号为鉴相器的up/down信号和低位计数器输出的加/减操控脉冲。假如up信号为“１”，一起加/减操控脉冲呈现一个操控脉冲时，脉冲加减电路少输出一个脉冲，使本地预算信号落后一个脉冲的相位；反之，脉冲加减电路多输出一个脉冲。调整信号被制止时，脉冲加减电路则是一个对中心作业频率两分频的分频器。分频器的输入信号为鉴相器的up/down信号和高位计数器输出的进位脉冲。每逢输入一个进位脉冲时，分频比依据up/down相应加/减1，调整输出信号的频率。
3.4确定检测电路：
确定检测电路可用计数器完结，它的原理是检测环路滤波器的随机徜徉滤波器的进位信号。当DPLL处于确定状况时，随机徜徉滤波器呈现进位信号时，DPLL进入失锁状况。而在失锁状况的状况下，每个鉴相周期，确定检测电路的计数器的计数值加一。当随机徜徉滤波器呈现进位时，确定检测电路的计数器的计数值被清零。假如，通过预订数值的鉴相周期，随机徜徉滤波器都没有呈现进位，确定检测电路的计数器到达阈值，输出进位，DPLL进入确定状况。标明在必定差错规模内，输入信号和本地预算信号的相位和频率共同。
4、结语
如图，在失锁状况下，lf_tmp为脉冲加减电路的操控脉冲，依据输入信号（sign）和本地预算信号（clk）的相位联系，脉冲加减电路的输出脉冲（divclk）相应的多/少输出脉冲，使sign和clk信号的相位迫临。然后，divclk通过分频比可变的分频器，发生本地预算信号（clk）。
因为确定环路的各部分的作业频率是在外部晶振f的作业频率下。因而终究的确定同步差错取决于晶振频率f，为1/f（秒）。在失锁状况下，运用了相位差的信息。假定上升沿相差T秒，当Ｔ较小时环路的每个鉴相周期的相位移动为 秒。而Ｔ较大时，分频器的分频比改动，完结锁频。因而，当GPS的秒信号的相位差为 时，即0.5秒，而晶振频率为1MHz时。将用 秒（约22秒）到达确定。
本规划在剖析了低频信号的特色后，运用CPLD完结了对低频信号的锁相技能。在运用Altera公司的EPM7128SCL84-7芯片和quartus 2软件仿真可得，本规划能够满意对低频信号的锁相要求。
本文作者立异点：剖析了低频信号的特色和一般商用数字锁相环的原理后，提出一种依据CPLD用于低频信号的数字锁相环的完结办法。这种完结办法关于低频信号能够到达较快的确定速度和较小的时钟颤动。
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